高精度小抖动脉冲延时发生器的研制

The large-jitter and low-precision of pulse synchronization in LIDAR were analyzed. An overall scheme combining digital counting and analog delay was proposed, in which the jitter compensation technology was used to eliminate the jitter, and the high precision of pulse delay was achieved by analog circuit. The jitter and precision of pulse delay were less than 40 ps and 3 ps respectively according to the test result. The test results also show that the pulse delay generator could meet the requirements of high-performance synchronization in LIDAR.

1 引言

像增强器、条纹管等由于其超快的响应速度和超高时间分辨率广泛应用于距离选通激光雷达和三维成像激光雷达 [1] 。距离选通激光雷达可实现不同距离回波信号的选通成像 [2],像增强器的选通响应时间不足10 ns，这意味着同步触发信号的延时精度和抖动精度需要达到亚ns级才能确保探测图像的完整性和准确性。三维成像激光雷达是通过高速扫描电压将不同时刻返回的回波信号在空间上进行展开得到目标的轮廓信息 [3] ，而扫描电压全程扫描时间最快为ns甚至亚ns，这就要求同步触发信号的延时精度和抖动精度要达到几十ps量级才能保证探测图像的完整和准确。因此，研制一款高精度小抖动的脉冲延时发生器来满足激光雷达高性能同步要求具有重要的现实意义。

目前世界上对于高精度小抖动脉冲延时发生器的研究属美国斯坦福大学研制的数字延时信号发生器 DG645性能尤为突出，有四个独立通道，延时分辨率可达5 ps,信号抖动范围50 ps，但DG645体积大，无法满足激光雷达小型化要求。国内在脉冲延时技术的研究领域也开展了很多工作 [4, 5, 6],但相关性能与国外相比仍存在差距。文章针对脉冲延时的精度和抖动问题展开分析和研究，设计和研制了一款高精度小抖动脉冲延时发生器，并对发生器进行了测试。

1 脉冲延时发生器总体方案

1.1　随机抖动消除机理

目前常用的脉冲延时方案主要是数字计数与模拟延时芯片相结合的方案。该方案特点是延时范围大，延时精度高，但外触发信号和系统同步时钟之间的抖动 T JITTER 没有解决。 T JITTER 相对于系统同步时钟是随机的，若能将每一次的 T JITTER 测量并保存下来，在设定延时 T DELAY 完成时额外增加一个补偿时间 T COMPENSATION ，使得 T JITTER 和 T COMPENSATION 关系满足 公式（1） ，T为固定时间常数。这样就将 T JITTER 随机时间转换成了一个固定时间，抖动得以消除，其原理如 图1 所示 [5] 。

T_{J I T T E R} + T_{C O M P E N S A T I O N} = T

(1)

图 1. 抖动消除原理图

Fig. 1. Schematic of jitter elimination

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1.2　脉冲延时发生器总体方案

利用抖动补偿的消抖技术，采用数字计数延时和模拟延时相结合的方案可以满足高精度小抖动的要求，其总体方案如下：以通道AB为例， FPGA通过485串口接收上位机传来的延时和脉宽数据，将延时数据的10 ns（系统时钟100 MHz）的整数倍配置到计数A寄存器，剩余10 ns以下部分经SPI总线配置给用于模拟延时的数模转换器（DA）A，同样，FPGA将脉宽数据分别配置给计数B寄存器和数模转换器B。当外触发信号到来时，其工作流程如 图2 所示，通过抖动测量保持电路将随机抖动时间转化为电压值 V JITTER 送给抖动补偿和模拟延时模块。抖动测试保持电路将时钟同步化的触发信号送给数字计数延时模块触发FPGA进行延时计数，当计数分别达到计数A寄存器和计数B寄存器的值时，分别输出相对应的计数延时脉冲A和B。脉冲A和B分别触发抖动补偿和模拟延时模块A和B产生随时间线性变化的 V COMPENSATION ，该电压与 V JITTER 进行比较输出完成抖动补偿，而模拟延时A和B是通过对 V COMPENSATION 的起始点的DA设置实现的。抖动补偿和模拟延时输出的脉冲A和B经过信号整合使得脉冲A上升沿成为最终脉冲输出的上升沿（延时），脉冲B的上升沿成为最终脉冲输出的下降沿（脉宽）。

图 2. 脉冲延时发生器原理框图

Fig. 2. Schematic of pulse delay generator

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整个系统采用12 V供电，485串口通信，4通道独立输出。FPGA不单作为数字计数延时，也是整个系统的控制核心，通过对各功能模块DA参数设置保证其工作在正确状态；通过接受串口指令可对触发模式（内触发或外触发）、内触发频率、脉冲输出使能、脉冲输出极性进行设置。

2 脉冲延时发生器设计

2.1　抖动测量保持电路设计

抖动测量保持电路采用的是电流积分技术，其原理是利用恒流源在 T JITTER 期间对电容充电将随机时间值转换为随机电压值，并将该电压进行保持。其原理如 图3 所示，初始状态时开关S 1 和S 2 都为闭合状态，恒流源对电容充电至钳位电平V s 。外触发信号到来时，将S 1 断开，记为T 1 时刻，恒流源继续对电容充电，电容上电压线性增加 ΔU ；外触发信号触发后的内部时钟同步信号，又将S 2 断开，记为T 2 时刻，电容此时充电电压即为随机抖动电压 V JITTER ，其关系如 公式(2) 所示；电容上的电压再经过缓存U 1 进行保持，供各抖动模块使用。

图 3. 抖动测量保持电路原理示意图

Fig. 3. Schematic of jitter measuring and holding circuit

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V_{J I T T E R} = V_{s} + Δ U

(2)

恒流源输出精度和稳定性、充电电容容量稳定性以及电压损耗稳定性、开关的开通关断速度是影响抖动测量保持电路准确性和稳定性的主要因素，其中，开关的开通关断能力是关键。

文中开关电路采用的是发射极耦合（ECL）开关电路。传统的TTL工作在截止区和饱和区，当信号从饱和区进入截止区时，由于三极管集电极结电容较大，无法快速放电，使得TTL无法工作在高速场合。而ECL只工作在放大区和截止区，因此ECL电流开关速度很快，其延时可达纳秒甚至亚纳秒。ECL电流开关电路如 图4 所示，与差分放大形式非常相似，Q 5 和Q 4 A、Q 6 和Q 4 B在放大和截止两个状态切换，不进入饱和区，使得开关速度和延时非常小，确保 V JITTER 的准确性和稳定性。

图 4. ECL电流开关电路

Fig. 4. ECL current switching circuit

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电容上电压充电速率 V 如 公式(3) 所示，其中 ΔT 为充电时间， I 为恒流值， C 为电容值。设恒流源恒流值为10 mA，电容容量为100 pF，按照系统同步时钟100 MHz，周期10 ns计算， ΔU 最大为1 V，最小为0 V，则充电速率 V 为100 mV/ns。

V = \frac{∆ U}{Δ T} = \frac{I}{C}

(3)

2.2　数字计数延时设计

数字计数延时是利用FPGA时钟计数实现的，外触发信号到来时，抖动测量保持电路产生同步触发信号，触发FPGA按照时钟频率开始计数，当计数值到达设定值（延时时钟周期的整数倍部分）时，停止计数并输出计数结束信号作为抖动补偿的触发信号。设需要延时的时间为 t ，计数设定值为 N ，计数时钟周期为 T ，则计数器设定值的计算表达式如 公式(4) 所示，式中[]表示 t/T 的整数部分。

N = [t / T]

(4)

考虑到延时脉冲为4通道独立输出，每路通道的延时和脉宽单独调节，因此需要设计八路数字计数延时模块。

2.3　抖动补偿和模拟延时设计

抖动补偿和模拟延时电路主要实现功能有：1、利用 V JITTER 实现抖动补偿，消除随机抖动；2、完成同步计数周期以内的3 ps分辨率时间延时。

2.3.1　抖动补偿设计

抖动补偿电路的原理是数字计数延时完成时额外增加一个补偿延时 T COMPENSATION,使得 T JITTER + T COMPENSATION 为一常数，消除随机抖动。该原理反映到电路上如 图5 所示，初始状态等效开关S 3 闭合，恒流源和运放U 2 形成回路将电容C 2 上的电压钳位在一个固定电平V I 上；当数字计数延时完成信号EOD_X到来时，高速运放将S 3 打开，电容通过恒流源放电，电容上的电压经过缓存与随机抖动电压 V JITTER 相比较，当两者电压相等时，比较器输出抖动补偿后延时脉冲，供信号整合模块输出最终脉冲。

图 5. 抖动补偿原理示意图

Fig. 5. Schematic of jitter compensation

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等效开关S 3 是由D触发器和比例运放构成的，其电路如 图6 所示，DAC_INS_DLY和DAC_VERN分别为初始延时电平值和模拟延时电平值，用以设置初始延时时间和模拟延时时间，EOD_X为计数完成信号。EOD_X的到来对运放输出进行电平切换，实现电容C 2 的放电，由于D触发器输出与时钟严格同步，确保了 V COMPENSATION 的准确性和稳定性。

图 6. 等效开关电路

Fig. 6. The equivalent switching circuit

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电容上电压放电速率可参照 公式(1) ，极性为负，以恒流源恒流值为10 mA，电容容量100 pf计算，放电速率 V' 同样为100 mV/ns，则电容上电压为 V COMPENSATION = V I - V'T COMPENSATION ，其中 V I 为抖动补偿电容起始电平。利用 V COMPENSATION 与 V JITTER 、 V 和 V' 相等，得到 T JITTER + T COMPENSATION 为常数，如 式(5) 所示，其中 V S 为抖动测量电容起始电平。

T_{J I T T E R} + T_{C O M P E N S A T I O N} = (V_{I} - V_{S}) / V

(5)

假设数字计数设定值为 N ，计数时钟周期为 T ，不考虑模拟延时，则输出脉冲总延时 t 也为常数，如 式(6) 所示，从而抖动得以消除。

\begin{array}{l} t = N T + T_{J I T T E R} + T_{C O M P E N S A T I O N} = \\ N T + (V_{I} - V_{S}) / V \end{array}

(6)

2.3.2　模拟延时设计

模拟延时电路原理是在抖动补偿电路的基础上将模拟延时值转化为抖动补偿电容起始电平 V I ，通过对 V I 的调节，实现 T COMPENSATION 的调节，最终实现模拟延时的微调，其原理如 图7 所示，虚线为随机抖动电压 V JITTER ，其变化范围1 V对应随机抖动时间范围10 ns，实线为抖动补偿电压 V COMPENSATION ，分别对应补偿电容起始电平 V I 最大值和最小值，其变化范围也是1 V，与 V JITTER 变化范围相一致。当 V I 增加时，整个 V COMPENSATION 右移，与 V JITTER 比较输出时，输出脉冲也相应延迟，因此可通过设置 V I 实现同步计数周期以内的模拟延时。

图 7. 模拟延时原理示意图

Fig. 7. Schematic of analog delay principle

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设计数时钟周期为 T ，模拟延时为 τ ，随机抖动电压变化范围 δ ，则抖动补偿电容起始电平 V I 可以用 式(7) 表示，其中 V Imin 为起始电平最小值。假设数字计数设定值为 N ，将 式(7) 带入 式(8) ，则最终输出脉冲总延时 t 如 式(8) 所示。

V_{I} = V_{I m i n} + τ \times δ / T

(7)

\begin{array}{l} t = N T + T_{J I T T E R} + T_{C O M P E N S A T I O N} = \\ N T + (V_{I m i n} - V_{S} + τ \times δ / T) / ν \end{array}

(8)

起始电平 V I 的设置，可以通过DA实现，以时钟周期10 ns为例，采用12 bit DA，则模拟延时的分辨率理论值 σ =10 ns/2 12 =2.44 ps，能够满足3 ps的要求。

2.4　通道同步一致性设计

脉冲延时发生器各通道之间的输出信号同步通过输入信号同步和时钟分配实现，如 图8 所示。主时钟通过时钟分配器产生用于各通道抖动补偿和模拟延时模块的时钟，避免各通道之间时钟干扰。数字计数模块产生的计数完成信号FEOD_X通过时钟分配器产生的时钟进行信号同步得到同步完成信号EOD_X，保证各通道计数完成信号的独立性和同步性。

图 8. 通道同步设计

Fig. 8. Design of channel synchronization

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3 脉冲延时发生器实物和测试

3.1　脉冲延时发生器实物展示

整个电路板采用8层结构单板设计，尺寸为150 mm\times160 mm，相比较同类脉冲延时发生器，尺寸已大幅度缩小，更符合激光雷达小型化的要求。 图9 为整个电路的PCB设计和实物图，触发信号、输出信号采用同轴SMA接口设计，485通信、电源采用接插件设计。

图 9. 脉冲延时发生器PCB设计图和实物图

Fig. 9. PCB and photograph of pulse delay generator

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3.2　脉冲延时发生器测试

μ

3.2.1　脉冲延时发生器抖动测试

输出与外触发信号之间抖动测试过程如下：将DG645设置成内触发模式，输出两路同步信号，一路作为延时脉冲发生器的触发输入，一路作为发生器输出信号的延时参照信号。发生器工作在默认状态，以AB通道为例，延时为本底零延时，脉宽为100 ns。用示波器测试参照信号与发生器输出信号之间的延时，进行1 000次记录并计算抖动时间。 图10 为AB通道与外触发信号抖动测试结果，黄色C 1 通道为外触发信号，紫色C 2 为AB输出信号。通过测试结果可知：经过1000次测试记录，延时最大2.239 ns，最小为2.033 ns，最大延时差为206 ps，标准差为33.63 ps，输出信号1 V@50 Ω，上升沿为540 ps左右，延时输出与外触发的10 ns随机抖动时间基本得到消除。

图 10. 零延时输出与外触发抖动测试结果

Fig. 10. Test result of jitter between zero delay output and external trigger

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μ

图 11. 延时100 $μ$ s输出与外触发抖动测试结果

Fig. 11. Test result of jitter between 100 $μ$ s delay output and external trigger

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3.2.2　脉冲延时发生器模拟延时测试

μ

表 1. 模拟延时测试数据

Table 1. 模拟延时测试数据

设定延时值/ μs

相对延时测试

平均值/ ns

绝对模拟延时

测试值/ ps

100

2.003 53

99.999

1.041 02

962.51

99.999 997 56

2.001 7

1.83

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4 结论

针对激光雷达高精度小抖动同步技术的需要，对脉冲延时的抖动和精度问题开展分析，确定了数字计数和模拟延时相结合的总体方案，采用抖动补偿技术实现消抖，模拟电路实现延时高精度。通过对脉冲延迟发生器的实际测试，延时抖动和精度分别小于40 ps和3 ps，与DG645性能参数相当，证明了该方案具有一定的先进性，能够满足激光雷达同步技术的高性能和小型化要求。

参考文献

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