0　引言

在国家政策和规划引领下，我国千兆光网建设取得了显著成效。随着数字经济的不断发展，各行各业正逐渐向智能化转型，目前的10 Gbit/s无源光网络(Passive Optical Network，PON)已不能满足人们日益增长的数字化生活需求，因此从第五代固定网络(The 5th Generation Fixed networks，F5G)走向高级第五代固定网络(F5G-Advanced，F5.5G)，以50 Gbit/s PON为代表的宽带核心技术将进一步推进宽带光接入网络发展，支撑万兆网络正式起航。50 Gbit/s PON的单通道速率较10 Gbit/s PON提升了5倍，具备低时延、低抖动和高可靠等特性，为混合现实(Mixed Reality，MR)提供了更好的物理基础，也对光纤到户(Fiber To The Home，FTTH)^[1]至光纤到屋(Fbier To The Room，FTTR)^[2]的发展做出了贡献。华为基于40 GHz的电吸收调制激光器(Electroabsorption Modulated Lasers，EML)和25 GHz的雪崩光电二极管(Avalanche Photodiode，APD)完成了50 Gbit/s非归零(Non-Return-to-Zero，NRZ)信号的传输，采用最大似然序列估计(Maximum Likelihood Sequence Estimator，MLSE)进行电域均衡^[3]，但MLSE均衡方式的复杂度会随着记忆长度呈指数增加，给PON系统带来了高成本。上海交通大学利用一种基于机器学习的新型均衡结构完成了基于10 Gbit/s光器件的50 Gbit/s 4阶脉冲幅度调制(Pulse Amplitude Modulation，PAM-4)^[4]，但PAM-4使得PON系统在不同场景下复杂性增加，并且PAM-4的调制复杂度和兼容性都要劣于NRZ调制，对高链路功率预算也会带来一定的影响。故本文基于光数字信号处理(Optical Digital Signal Processing，oDSP)所具有的前馈均衡器(Feed Forward Equalize，FFE)和判决反馈均衡器(Decision Feedback Equalizer，DFE)，采用简单均衡方式传输NRZ信号。此方案对实现高性能接收和高链路功率预算非常有研究价值。

本文针对50 Gbit/s PON介绍了高性能接收技术所面临的困难，提出了实现方案并分析了其关键技术，通过测试验证了方案实现高性能接收的可行性。

1　50 Gbit/s PON面临的技术挑战

国际电信联盟电信标准化部门(International Telecommunications Union Telecommunication Standardization Sector，ITU-T)制定了关于50 Gbit/s PON系统的相关要求，其中包括单个端口带宽要提升4倍以上、主控板交换能力大幅提升、兼容现网光分配网功率预算和上下行满足Class C＋32 dB功率预算等要求。

在高速系统中，速度的提升会降低色散容忍度，导致光脉冲变宽更明显，故传输信号产生的码间干扰会使灵敏度降低^[5]。在满足带宽升级部署的成本要求时，需尽量使用成本低的光器件，这就意味着光器件的实际带宽无法满足高速系统的传输，加剧了码间干扰的产生。因此需要用有效的方法来补偿带宽限制所产生的码间干扰，以达到系统要求的光链路功率预算。光链路的功率预算主要由入纤功率和接收灵敏度决定，本方案在不考虑入纤功率的情况下，通过采用高性能的光探测器和均衡技术来提高光接收灵敏度，以达到32 dB的光链路功率预算标准。

2　50 Gbit/s PON高性能接收技术实现方案

50 Gbit/s PON高性能接收方案如图1所示，光线路终端(Optical Line Terminal，OLT)发出1 342 nm的50 Gbit/s NRZ光信号到光网络单元(Optical Network Unit，ONU)，高压电路为APD提供高反向偏压，APD将检测到的光信号转换为光电流，通过跨阻放大器(Trans-Impedance Amplifier，TIA)转换成电压并放大，25/50 Gbit/s APD与TIA封装成光接收组件(Receiver Optical Subassembly，ROSA)。输出的电压通过oDSP中的均衡技术进行恢复与判决处理，最终输出2×25 Gbit/s NRZ信号。为实现接收技术的智能化，增加了微程序控制单元(Micro-Controller Unit，MCU)^[6]，通过互联集成电路接口控制实现上报功能^[7]。

图 1. 50 Gbit/s PON高性能接收方案

Fig. 1. 50 Gbit/s PON high-performance receiving solution

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3　关键技术分析

3.1　APD

在高速光通信体系中，用于光信号接收的接收器件起着重要作用。面向F5.5G^[8]的通信技术的光电探测器需要具备高响应和高灵敏度的特征。对于常用的光探测器，包括PIN型光电二极管(Pindiode，PIN)与APD，光探测器后接集成放大器对弱信号进行放大，由于APD具有内部增益特性，与光电倍增管类似^[9]，可以增大内部光电流，使其具有更高的响应度，灵敏度较PIN高出5~10 dB。

本文为了使50 Gbit/s PON下行接收效率达到－24 dBm，采用具有低暗电流和低击穿电压的设计，并特地选择带有高增益TIA的Ge/Si APD来实现高性能接收。该APD以Si作为雪崩材料，拥有高响应性、高带宽、更低的离化系数比和较高的增益带宽积等特征，采用了分离的吸收电荷和倍增层结构^[10]，以提高器件实力。APD截面与电场效应图如图2所示，高反向偏压下，在吸收层当光入射能量大于吸收材料的材料带隙时，光子被吸收并产生光生载流子，并在高电场的影响下获得充足的能量与晶格在吸收层产生碰撞分离^[11-12]，激发出电子－空穴对，激发出的电子－空穴对在高电场加速后与晶格再次产生碰撞，电离出新的电子－空穴对，周而复始，使得电流迅速加大^[13-14]。

图 2. APD截面与电场效应图

Fig. 2. APD cross section and electric field effect diagram

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TIA级联的连续线性时间均衡器起到了引入高频补偿和提升整体带宽的作用，因此对接收机采用不同的带宽实验效果不一样，如用oDSP实现信道均衡，则低带宽的光器件可能会达到更好的效果，因此为了确定更优的方案，本文分别采用25和50 Gbit/s APD进行验证。表1所示为温度为25 °时25和50 Gbit/s APD的性能参数，25 Gbit/s器件带宽要低于50 Gbit/s器件。

3.2　TIA

入射光通过APD转换成小电流，为便于后续电路的处理，通过TIA将小电流转换成电压并放大。本文为适应oDSP的均衡处理，要求TIA将输入的单信号变为双信号输出，并达到高灵敏度的要求，故选择使用线性TIA进行放大。

图3所示为线性TIA电路图，可见当电流输入TIA芯片时，首先经过了TIA，使得某一选定带宽的电流信号转换为电压信号^[15]，同时，该TIA还配有可调节增益放大器(Variable-Gain Amplifier，VGA)电路，该放大器与普通放大器不同的是，其有一个引脚Vtune，改变这个引脚上的电压就能在一定范围内改变其放大倍数。信号较弱的时候，可施加较高的电压Vtune增加放大倍数；反之，则施加较低的Vtune降低放大倍数，以避免电路饱和或产生谐波。然后，将信号输入到缓冲器。整体结构是一个负反馈构造，滤波后，检测输出端的电压是否为预设的电压。若小于预设，则增加VGA的放大倍数；反之，则减小放大倍数。线性TIA与APD封装起来，组成ROSA整个接收器。最后，通过具有较好的柔韧性、化学物理稳定性高和质量很轻的挠性软带将信号向外界输出^[16]。

图 3. 线性TIA电路图

Fig. 3. Linear TIA circuit diagram

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3.3　oDSP

在光的传输系统中，信号会不可避免地出现各种线性或非线性失真，这将严重影响接收端的误码特性。由于PON的速率从2.5 到10.0再到50.0 Gbit/s，信号占用的带宽更大，所受到的失真影响更严重。为了更好地满足接收信道性能要求，引入oDSP技术实现信道均衡。

本文所用oDSP芯片是一款全双工产品，通过连续时间的线性均衡器有效改善接收端眼图的性能，在检测数据之前通过FFE和DFE^[17]进行补偿。FFE是一种用于对线性损伤进行补偿的有效办法，基本结构是有限脉冲响应(Finite Impulse Response，FIR)，将延迟不同的码元间隔数加权并相加，对于时刻n，输入x(n)与输出信号y(n)满足关系式：

(1)

式中：c_k为FFE的抽头系数；N为抽头系数总数；T为延迟单元。FFE结构框图如图4所示，此oDSP应用到的FFE包含4个前序码元和12个后序的码元。

图 4. FFE结构框图

Fig. 4. FFE structure block diagram

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FFE的实现方式简单，且理论上可以使用无限个抽头完全消除码间干扰，优点是有足够大的动态范围，在提供高频增益的同时不会造成低频衰减，但同时也存在放大噪声和串扰的缺点^[18]。DFE是一种非线性均衡器，在FIR滤波器的前提下增加了反馈支路，实现提升均衡能力的同时还不会放大噪声^[19]，DFE的输出信号f(n)为

(2)

式中：t(n)为原始信号；a_k为DFE的抽头系数；d(n－k)为判决器输出的延迟信号。DFE结构框图如图5所示，此oDSP应用到1－tap DFE。FFE的输出y(n)作为DFE的输入t(n)输入到DFE结构中，得到f(n)，帮助补偿整个信道相关的信号损伤。

图 5. DFE结构框图

Fig. 5. DFE structure block diagram

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此oDSP通过MCU^[20]进行智能控制，通过互联集成电路实现数据上报。MCU主要设计结构如图6所示，采用嵌入式内存可用于存储程序和数据内部的flash。时钟控制单元提供一系列振荡器和时钟功能；复位控制单元控制了系统复位、上电和下电复位等3种复位方式；供电管理单元稳定提供1.71~1.66 V的供电。节能模式支持睡眠模式、深度睡眠模式和待机模式3种省电模式，可实现更低功耗。这些操作模式降低了功耗，并允许应用程序在中央处理器(Central Processing Unit，CPU)^[21]操作时间、速度和功耗之间实现最佳平衡。模/数转换器转换效率高，用于温度和电压的传感，更好地控制模块功耗；数/模转换将数字编码转换成离散的电流或电压。直接存储器(Direct Memory Access，DMA)^[22]提供了一种在外设和存储器之间传输数据的硬件方法，而无需CPU的干预，从而为其他系统功能释放带宽，拥有外设到存储器、存储器到外设和存储器到存储器3种存取方式。每个通用输入输出(General-Purpose Inputs/Outputs，GPIOs)引脚都可以通过软件配置起到输出、输入或外围交替作用。

图 6. MCU结构框图

Fig. 6. MCU structure block diagram

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4　测试结果及分析

为验证50 Gbit/s PON高灵敏度接收方案的可行度，将两组25 与50 Gbit/s APD进行测试验证并对比。为了计算50 Gbit/s信号在误码率(Bit Error Rate，BER)为e^－2时的测试时间，可分析BER和测试时间T的关系。假设测试所需的最小传输比特数为M，信号的数据率为50 Gbit/s，BER为e^－2，则BER公式可以表示为

(3)

得到：

(4)

为了保证测试结果的准确性，T越长，测试结果越准确，能更好地收集足够的数据进行分析，本次实验设T＝4 min。

测试框图如图7所示，两组使用不同速率的APD，入纤光功率接收灵敏度结果如图8所示，由实验结果可知，第1组在使用25 Gbit/s APD-1的情况下，当T＝4 min接收信号无误码时，接收光功率为－8.48 dBm，当BER＝2.78e^－2时，接收光功率达到－26.61 dBm；在使用50 Gbit/s APD-1的情况下，当T＝4 min接收信号无误码时，接收光功率为－8.97 dBm，当BER＝2.78e^－2时，接收光功率达到－27.05 dBm。实验结果显示，50 Gbit/s APD-1与25 Gbit/s APD-1相比灵敏度略优0.5 dB，故50 Gbit/s APD-1的性能略好；第2组数据50 Gbit/s APD-2也达到了同样的实验效果，且都符合ITU-T G. 9804.3下行接收灵敏度标准，实现了50 Gbit/s PON高性能接收，为万兆带宽提供了稳定可靠和灵活接入的能力。

图 7. 测试框图

Fig. 7. Test block diagram

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图 8. 两组25 与50 Gbit/s APD接收灵敏度

Fig. 8. Two sets of 25 and 50 Gbit/s APD receiver sensitivity

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5　结束语

本文针对当前PON的发展状况，介绍了50 Gbit/s PON下行链路为达到32 dB光功率所遇到的挑战，实现了高灵敏度接收的基本结构及关键技术。测试结果显示，该方案满足ITU-T G. 9804.3标准要求，实现了从单波长10到50 Gbit/s高性能接收跃迁的预期效果，在以后的接入网中将有更广的应用前景。虽然下行链路应用oDSP构建了最优最大化接收方案，但是oDSP若应用到上行链路需要实现突发的时钟数据恢复(Clock Data Recovery，CDR)和突发的均衡功能，难度较下行要高很多，还有很多的技术难题需要突破，故此方案暂时只适用于下行。oDSP技术的使用增加了功耗和成本，不过为后面验证取代oDSP、降低成本的driver＋CDR方案提供了很大的帮助，并且随着APD性能的优化以及封装技术的提升，25 Gbit/s APD的性能在oDSP的使用下会进一步得到优化，以达到50 Gbit/s APD的效果，也将是未来最具有前景的方案。