为了满足低电压条件下高速高精度采样需求, 设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字, 残差电压变换为时域延时信息后, 第二级4.5 bit时间数字转换器(TDC)将延时转换, 最终校准输出, 实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构, 以及优化时间判决器, 提升了ADC的动态性能和采样速度, 降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时, 功耗为9.5 mW, 动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB, 优值为22 pJ·conv-1·step-1, 能够满足低功耗高速采样的应用需求。

设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置, 采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟; 为降低整个ADC静态功耗, 可调节延迟单元用于合理分配子ADC和增益级的工作时间; 三级电荷泵用于设计增益级, 从而降低设计难度并进一步降低功耗。最终, 该14 bit异步时序ADC在018 μm CMOS工艺下设计并仿真。后仿真结果表明, 在采样速率为10 kS/s时, 该ADC的SNDR为835 dB, 功耗为239 μW, FoMs值为1767 dB。

基于预放大器阵列, 设计了一种用于解决电压失调的平均电阻网络。分析了电阻网络边界效应产生的原因。采用冗余预放大器设计、环形平均网络设计, 并提出非等值终端电阻设计缓解边界效应。提出节点矩阵电流方程, 为平均电阻网络的设计提供优化方向。在采用节点矩阵电流方程改善边界效应后, 将该预放大器阵列用于12 bit的折叠插值ADC中, 在25 GSPS采样频率、1242 GHz的08 V正弦输入下, 得到ADC的ENOB为1032 bits, SFDR为743 dB。

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC), 其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题, 又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外, 将高位终端电容和低2~6位量化电容拆分成相等的两个电容, 引入冗余量, 使得该ADC的电容权重可以被校准, 降低了电容失配以及寄生电容的影响。最后, 为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题, 采用高6位DAC采样的方式, 并在高6位DAC中引入单位电容大小的终端电容, 弥补了参考电压区间不完整的缺陷。仿真结果显示, 在15 V电压下, 该ADC总体功耗仅为11184 μW, ENOB为1249位, SFDR为9146 dB, SNDR为7697 dB。

提出了一种用于增量型Σ-Δ ADC的调制器设计的算法。该算法针对增量型Σ-Δ ADC中的积分器系数进行优化, 采用两步式搜索的方法, 对可能的最优解组合进行多次求解与对比分析。基于该算法, 设计了一种16位40 kS/s增量型Σ-Δ ADC。可以对ADC电路的有效精度和输入采样速率这两个性能指标进行有效调节及优化。仿真结果表明, 采用所提出的优化设计算法可以将ADC的输入采样速度由40 kS/s提升到51 kS/s, 或者将ADC的ENOB由1376 bit提高到1472 bit, 且不增加额外功耗。

提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。

针对3D集成式多光谱TDI-CMOS图像传感器的数字化处理和高速读出需求，为了解决与TDICCD探测器的整体布局、物理尺寸和接口的匹配性和一致性问题，研制了适用于五谱段TDICCD的CMOS读出电路芯片。该读出电路芯片创新地设计了一种使用多相位ADC时钟、支持相关多次采样的新型列级单斜ADC电路结构，实现了TDICCD信号的数字化和高速输出，有效提升了探测器的动态范围和噪声指标。流片测试结果表明：读出电路芯片的功能正常，集成式TDICCD的成像效果良好，新型列级ADC工作正常，读出电路以最小9.5 μs的行周期输出14 bit数据，相关多次采样具备降低输出信号噪声的作用，实现了TDICCD信号的高精度数字化处理和高速输出，满足3D集成式TDI-CMOS图像传感器的研制要求。

针对CMOS图像传感器高精度和低功耗的需求, 设计了一种14位列级模数转换器(ADC)。在传统斜坡式模数转换器(RAMP ADC)架构基础上, 采用了3位逐次逼近型模数转换器(SAR ADC)与11位RAMP ADC相结合的两步式结构, 有效缩短了量化时间。RAMP ADC部分采用高低时钟的计数方法, 可显著降低计数区间内的功耗。同时, 提出了RAMP-SAR-RAMP切换的相关双采样逻辑, 可进一步减少静态随机存取存储器(SRAM)数量, 从而缩小版图面积。采用0.18μm标准CMOS工艺进行仿真, 结果表明: 在600MHz时钟、单沿计数的工作模式下, ADC量化时间为9.32μs, 在1.8V数字电源电压下, 计数区间内功耗均值为8.51μW。