1 厦门大学 航空航天学院，福建厦门3604
2 集美大学 海洋信息工程学院，福建厦门36101
在功率半导体市场中，绝缘栅双极型晶体管（Insulated gate bipolar transistor，IGBT）和碳化硅金属氧化物半导体场效应管（Silicon carbide metal-oxide-semiconductor field-effect transistor，SiC MOSFET）具有出色的耐压性与频率特性，逐渐取代了传统的MOSFET。为了提高IGBT和SiC MOSFET驱动电路的可靠性，设计了一款光耦隔离式栅极驱动芯片，通过协同设计光探测器与驱动电路，从而实现单片集成。使用Silvaco软件对光探测器进行了仿真。仿真结果显示：光探测器对800 nm波长红外光的响应度约为0.277 A/W，-3 dB带宽约为90 MHz。进一步对光耦的光学结构进行优化设计，实现了控制端与后端高压驱动电路的有效隔离，从而解决了串扰问题。使用Maxchip 0.18 μm 40 V BCD工艺进行流片，并对封装芯片进行测试。在光源输入电流为10 mA、芯片供电电压为12~40 V、输入信号频率为20 kHz的测试条件下，芯片的传播延时仅为98 ns。
协同设计 单片集成 光耦隔离 低延时 collaborative design monolithic integration optocoupler isolation low delay
河南科技大学 电气工程学院， 河南 洛阳 471023
提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构，提升差模增益，进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声，改善输出级失调，并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块，优化版图面积，在锁存器中构建正反馈回路，加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计，结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明，在12 V电源电压和1 GHz采样时钟控制下，平均功耗为117.1 μW；最差SS工艺角对应的最大输出延迟仅为153.4 ps；1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比，该动态比较器的电压失调和高速延时等参数有明显优势。
CMOS动态比较器 低失调电压 高速低延时 交叉耦合运算放大器 CMOS dynamic comparator low offset voltage high speed and low latency cross-coupled OPA
C-V2X是基于蜂窝网络技术演化而来的车联网(IoV)解决方案，是5G网络中的极可靠低时延通信(uRLLC)中重要的一部分，车联网技术的实现对现代交通具有重要意义。本文对近些年来国内外学者在该研究领域取得的成果进行了系统总结：对车联网的定义做了简要说明，并对C-V2X的标准研究进展进行了总结；对LTE-V2X和NR-V2X下的集中式和分布式资源调度方式分别进行了阐述，并对现有研究方法做了分类；最后，对未来研究可能面临的挑战进行了展望。
车联网 C-V2X 方案 资源调度 高可靠低延时 Internet of Vehicles Cellular Vehicle To Everything resource allocation ultra-Reliable and Low Latency Communication 太赫兹科学与电子信息学报
2022, 20(1): 1
江南大学 电子工程系 物联网技术应用教育部工程研究中心, 江苏 无锡 214122
提出了一种具有动态参考功能的高灵敏度、超低功耗PWM比较电路。该电路采用动态参考和多路径正反馈动态比较器, 使连续的输入信号比较后生成一串离散数字信号, 逻辑处理后转成占空比变化的脉冲。基于65 nm CMOS工艺, 在1.2 V电源电压、200 MHz时钟频率下, 对该电路进行了验证。结果表明, 该电路的整体延迟时间有所增加, 平均电流为5.958 μA, 分辨率为800 μV。功耗仅8.1 μW, 为传统静态PWM比较器的5.2%。
动态参考 动态比较器 超低功耗 低延时 PWM PWM dynamic reference dynamic comparator ultra-low power consumption low latency
1 江南大学 物联网工程学院, 江苏 无锡 214122
2 中国电子科技集团公司 第五十八研究所, 江苏 无锡 214035
针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求, 在传统的多通道编码器上对其结构进行改进, 加入了极性快速产生模块, 降低了编码器内部通道的等待时间, 提升了并行编码的效率, 在提高了数据传输速率的同时, 降低了编码输出延时。电路的仿真结果表明: 编码器在四通道与八通道模式下, 数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s, 编码输出延时均为1个时钟周期, 填补了国内低延时高速8B/10B编码器的空白。
多通道并行 低延时 串行/解串器 multi-channel parallelism 8B/10B 8B/10B low latency SerDes
1 中国科学院计算技术研究所, 北京 100190
2 中国科学院大学, 北京 100049
为满足数据中心网络在高并发量、低尾延时等性能上的需求, 提出一种面向数据中心网络的分布式负载均衡网关架构。该新型网关架构主要包括资源池化汇聚算法、优先调度算法和动态负载均衡算法等 3个核心算法模型。基于该架构, 借助现场可编程门阵列 (FPGA)实现智能网关的整体设计。通过第三方测试, 基于分布式负载均衡网关架构的智能网关可针对数据包的关键信息实现灵活、可扩展的负载均衡, 线速可达 9.4 Gbps(不丢包), 线速为10 Gbps的丢包率约 5%, 端口时延为 2 μs。与通用的负载均衡方案 (软件负载均衡与硬件负载均衡 )相比, 分布式负载均衡网关架构采用基于数据包优先调度的负载均衡策略和硬件存储资源智能 “池化”的流量管理, 保障了数据中心网络系统中百万级数据流的高效分发, 提升高并发量、低时延应用的性能。在面向百万条并发情况下, 网络链路响应尾延时小于 60 ms。
数据中心网络 负载均衡 高并发 低延时 现场可编程门阵列 data center network load balancing high concurrency low latency Field Programmable Gate Array 太赫兹科学与电子信息学报
2019, 17(2): 315
