该文提出了一种频率为2.4 GHz的低功耗低相位噪声的改进型电容电感型压控振荡器(LC-VCO)。采用有源金属氧化物半导体(MOS)晶体管取代电阻和电容以优化电路结构, 有效减小版图面积和功耗, 同时抑制无源器件引起电路精度的恶化, 提升VCO综合性能。基于TSMC 65 nm/1.8 V CMOS工艺进行电路设计和仿真, 结合理论建模和小信号等效电路分析, 调试关键MOS器件参数。结果表明, 改进后的VCO的调谐范围从2.365~2.506 GHz, 调谐带宽为141 MHz, -127.272 dBc/Hz@1 MHz的相位噪声, 1.8 V电源电压下功耗低至1.323 mW, 综合优值高达-193.84 dBc·Hz-1, 优于多数同频段同类型的压控振荡器。

采用低相位噪声频率合成和锁相技术,为世界首台 85Rb喷泉钟研制了低相位噪声微波频率综合器,实现了低相位噪声的钟频信号输出。当该微波频率综合器的频率分辨率为0.7 μHz,输出频率为3.036 GHz时,在傅里叶频率1 Hz,100 Hz和10 kHz处的单边带相位噪声谱密度分别为-97 dBc·Hz -1,-127 dBc·Hz -1和-130 dBc·Hz -1,剩余相位噪声比本机振荡器绝对噪声低20 dB以上。研究了量子散弹噪声和Dick效应,发现在微波链路噪声为主要噪声的情况下, 85Rb喷泉钟的稳定度与目前 87Rb和 133Cs喷泉钟相当。微波系统对 85Rb喷泉钟稳定度的贡献为2.9×10 -13τ-1/2,其中频率综合器的剩余相位噪声贡献为1.2×10 -14τ-1/2(τ为积分时间)。利用该微波综合器,可以实现 85Rb喷泉钟的高稳定运行,并为其性能的提升打下基础。

通过锁相环电路(PLL)，不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号，同时也满足了内外部系统的相参要求。通过仿真和测试，重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示，当环路带宽为100 Hz 时，锁相环的输出信号在偏离载波1 kHz 处的相位噪声与其内部振荡器在此处的相位噪声基本一致；而当环路带宽为500 Hz 时，输出信号在偏离载波1 kHz 处的相位噪声会由于环路影响，相比内部振荡器产生8 dB 左右的恶化。设计所得时钟源在输出100 MHz 信号时，其相位噪声优于-147 dBc/Hz@1 kHz，相比外部参考时钟信号改善了12 dB,并且其频率准确度可达1×10^-9。

针对数字锁相技术相位噪声的构成和特性进行了探讨与研究，并在对比传统单环锁相方案的基础上，介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试，传统锁相方案在输出 6 480 MHz时，相位噪声为.109.1dB/ Hz@10kHz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下，输出相同频率时，相位噪声相比传统方案改善了约 8 dB。