1 南京邮电大学 集成电路科学与工程学院, 南京 210023
2 东南大学 毫米波国家重点实验室, 南京 210096
3 国防科技大学 计算机学院, 长沙 410073
采用 65 nm CMOS工艺, 设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构, 减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构, 改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽, 以提高频率综合器的性能。振荡器采用噪声循环技术, 减小了注入到谐振腔的噪声, 进而改善了振荡器的相位噪声。后仿真结果表明, 在12 V电源电压下, 该频率综合器可输出的频率范围为22~26 GHz, 在输出频率为24 GHz时, 相位噪声为-1048 dBc/Hz @1 MHz, 功耗为468 mW。
全数字锁相环 噪声循环振荡器 亚采样锁相环 级联锁相环 相位噪声 all-digital phase-locked loop noise circulating oscillator sub-sampling phase-locked loop cascaded phase-locked loop phase noise
大连理工大学 微电子学院, 辽宁 大连 116024
针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题, 提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先, 采用动态调节锁定控制算法来降低回路噪声, 缩短锁定时间。其次, 设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成, 以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明, 在1.8V电源电压下, 该ADPLL能够实现250MHz~2.8GHz范围的频率输出, 锁定时间为1.028μs, 当偏移载波频率为1MHz时, 相位噪声为-102.249dBc/Hz, 均方根抖动为1.7ps。
全数字锁相环 动态调节锁定控制算法 快速锁定 低抖动 ADPLL DTC-TDC DTC-TDC DALC fast locking low jitter
在实际的数字基带通信系统中, 为使信息在基带中顺利传输, 必须将不归零码(NRZ)信号编码成适合基带传输的码元。由于在发送时发送端不发送时钟信息, 但为了保证收发两端信号同步, 需要在接收端从信息流中提取时钟信息来恢复数据。提出一种新型的三阶高密度双极性码(HDB3)的编解码电路, 在接收端利用全数字锁相环(PLL)的原理, 采用小数分频器设计一种具有环路滤波特性的数控振荡器(DCO)。经验证: 在输入信号的频率范围为2.048 MHz(±70 ppm)的情况下, 新型的HDB3编解码电路可以成功恢复出定时信息和数据。
光纤通信 全数字锁相环 数控振荡器 三阶高密度双极性码 位同步 optical fiber communication all digital phase locked loop digital controlled oscillator third-order high density bipolar code bit synchronization
在同步数字体系(SDH)中, 定位过程中的指针调整会使输出信号产生较大的抖动, 为保证信号的质量, 提出一种用于SDH中E1支路接收端的去同步电路。该电路由自适应滤波器和中等带宽的二阶数字锁相环(PLL)组成。PLL中的数控振荡器由串行累加器和双模分频器组成, 采用鉴频鉴相并置的方法, 并使用了数字滤波器。通过建立数学模型, 对其工作过程及输出抖动进行分析。实验结果表明其性能指标可以满足ITU-T的相关标准。
同步数字体系 自适应滤波器 数字锁相环 抖动 synchronous digital hierarchy adaptive filter digital phase-locked loop jitter
1 中国科学技术大学环境科学与光电技术学院, 安徽 合肥 230027
2 中国科学院安徽光学精密机械研究所环境光学与技术重点实验室, 安徽 合肥 230031
遥感设备需要配备高精度的本地时钟源与卫星平台时钟同步,数字锁相环设计是时钟同步和倍频的关键技术,而长周期输入信号和大倍频系数从两方面增加了设计难度。 设计了一种针对秒脉冲同步和10000倍倍频条件下的数字锁相环,通过建立Z 域模型和S域近似分析了其响应特性,用现场可编程门阵列予以实现。实验表明,本设计实现的数字锁相环最短可以在5个输入时钟 周期内进入锁定状态,稳定工作时每秒累积误差小于0.1 ms,在实际应用中可以稳定输出本地时钟,满足遥感设备时钟同步和倍频的需求。
遥感 数字锁相环 倍频 反馈控制 remote sensing digital phase-locked loop frequency multiplication feedback control field programmable gate array FPGA
1 重庆邮电大学 通信与信息工程学院, 重庆 400065
2 移动通信技术重庆市重点实验室, 重庆 400065
为使OFDM (正交频分复用)技术在宽带无线通信中得到实际运用, 提出了基于IEEE 802.11a协议的OFDM发射机的设计方案及关键技术的实现方法。在设计中采用自顶向下的设计思想, 通过数字锁相环、乒乓 RAM(随机存储器)等方式提高系统运行的可靠性。并利用Altera公司的Cyclone IV E系列FPGA(现场可编程门阵列)器件的特点和灵活的IP Core(知识产权核)功能, 实现了OFDM发射机的设计。在Modelsim环境下的仿真结果证明了该设计的有效性, 且占用的资源少。
正交频分复用 数字锁相环 知识产权核 OFDM PLL IP Core
针对减小相位式激光测距中的误差，介绍了一种基于现场可编程门阵列(FPGA)实现的全数字锁相环(ADPLL)控制系统的技术原理。此系统可以提高相位频率检测器的精度，同时不受温度和电压的影响，大幅降低相位式激光测距在测相过程中的频率误差。系统主要由数字鉴相器、数字滤波器和数字控制振荡器等逻辑设备组成，系统中的信号全部为数字信号。实验结果表明，当FPGA内部的参考信号为40 Hz时，采样周期为0.025 s，滤波器在300 ms达到约5 V的电压饱和状态。ADPLL系统避免了模拟电路中常常遇到的不全传输、寄生能力、温度浮动及老化等问题，并且可以在使用重置器件的情况下运行，因此很容易测试和复原。
相位式激光测距 全数字锁相环 相位频率检测器 环路滤波器 现场可编程门阵列 phase-shift laser ranging all-digital phase-locked loop phase frequency detector loop filter field-programmable gate array
北京理工大学 光电学院 光电成像技术与系统教育部重点实验室， 北京 100081
针对低重频光源要实现高码率数据传输的问题，采用紫外激光器作为光源，研究了4-PPM调制解调算法，在FPGA上实时实现该算法，并由此构建了一套基于紫外激光器的紫外光通信系统。外场通信实验表明，在紫外激光器脉冲重复频率为20kHz的条件下，通信系统可实现码率高达40kbit/s的数据传输，误码率优于10-4。
紫外激光通信 高码率 数字锁相环 UV laser communication PPM PPM High bit rate DPLL FPGA FPGA
1 武汉邮电科学研究院，湖北 武汉430074
2 烽火通信科技股份有限公司，湖北 武汉430074
文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理，并进行了数学建模，计算了其主要的参数指标；然后，针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构，并对其各个组成部分进行了具体的电路分析和设计，通过微机适当配置，可以使该设计的结果得到优化；最后，通过现场可编程门阵列(FPGA)验证，给出了测试结果。
全数字锁相环 数控振荡器 分频器 抖动 ADPLL Digital-Controlled Oscillator (DCO) divider jitter
1 北京格林威尔科技发展有限公司，北京 100085
2 北京邮电大学，北京 100876
文章介绍了E1 over 基于以太网的无源光网络(EPON)的关键技术中时钟同步的实现方法，通过对自适应法的研究和改进，优化了时钟输出抖动的指标，有效地保障了EPON系统的服务质量(QoS)指标。相对于时间标签法，自适应法在分组网络中进行时钟同步方面具有更广泛的适用空间。
基于以太网的无源光网络 时钟恢复 锁相环 数字锁相环 EPON clock recovery PLL DPLL
