基于FPGA的8通道高精度TDC技术

张孟翟; 王华闯

doi:doi:10.3788/LOP57.131203

激光与光电子学进展, 2020, 57 (13): 131203, 网络出版: 2020-07-30

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8-Channel High Precision TDC Technology Based on FPGA

论文大纲

张孟翟 ^1,2,*王华闯 ^1,**

作者单位

¹ 中国科学院光电技术研究所空天光电技术事业部, 四川成都 610209

² 中国科学院大学, 北京 100049

时间数字转换器 CARRY4 现场可编程门阵列(FPGA) 延迟链码密度测试法 time-to-digital converter CARRY4 field-programmable gate array (FPGA) delay chain code density test

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摘要

高精度脉冲式激光测距的精度与时间数字转换器(TDC)的精度密切相关,基于现场可编程门阵列(FPGA)的多通道TDC可有效降低系统的复杂度、提高测量效率。利用Xilinx Kintex-7系列内的CARRY4模块构造延迟链作为细计数,用25位200 M的系统时钟进行粗计数,采用粗细结合的方式,在FPGA芯片内设计并验证了8通道高精度TDC。针对延迟单元的超前进位特性及其受温度电压影响的非线性时延,利用码密度测试法和在线校准法进行校准。实验结果表明,设计的8通道TDC分辨率小于35 ps,精度为36.8 ps,误差峰峰值为157.2 ps,量程为167.77 ms。

Abstract

The accuracy of high-precision pulse laser ranging is closely related to the accuracy of time-to-digital converter (TDC). The multi-channel TDC based on field programmable gate array (FPGA) can effectively reduce the complexity of the system and improve the measurement efficiency. A CARRY4 module in the Xilinx Kintex-7 series is used to construct delay chain as fine counter, and a 25 bit 200 M system clock is for coarse counting. The 8-channel high-precision TDC is designed and verified in the FPGA chip by a combination of coarse and fine counting. Aiming at the advancement characteristics of the delay cell and its nonlinearity time delay caused by temperature and voltage changes, this paper uses code density test and online calibration methods for calibration. Experimental results show that the 8-channel TDC has a resolution below 35 ps, a precision of 36.8 ps, an error peak-to-peak value of 157.2 ps, and a time range of 167.77 ms.

1 引言

时间数字转换器(TDC)技术广泛应用于激光雷达飞行时间测量、流量计、导航定位、医学成像、高精度数字示波器等领域,TDC的测量精度与这些领域的技术水平息息相关。现有TDC有两种:专用TDC芯片^[1]和基于现场可编程门阵列(FPGA)实现的TDC^[2-9]。专用芯片如TDC720x系列时间分辨率为55 ps,精度为35 ps,量程可达8 ms,最多支持2通道;TDC-GPX2的时间分辨率为81 ps,精度为50 ps,最多支持8通道。传统基于FPGA实现TDC测量的原理是用直接计数法,测量分辨率低于1 ns时需要使用GHz的高速时钟计时。由于带宽的限制,这种方案不适用于目前大多数FPGA芯片。2008年,美国费米实验室的吴进远等^[2]提出Wave Union A 和Wave Union B的优化算法,并在Cyclone II FPGA上验证了单通道TDC的测量精度可达25 ps和10 ps。2014年Torres等^[3]用CARRY4作为延迟单元,在Xilinx KC705 Kintex-7开发板上实现了24通道的TDC设计,测量均方根(RMS)可达22.7 ps,但峰峰值误差超过200 ps。相比专用集成电路(ASIC),采用FPGA实现的TDC量程大、研发成本低、周期短、灵活性高,且能实现多通道测量,因此成为TDC研究的热点。

本文针对多通道、大量程、高精度激光测距的需求,采用延迟链的方法,设计实现了基于FPGA的8通道高精度TDC,对激光雷达测距及其相关技术研究具有一定的参考价值。

2 TDC测量原理

TDC测量原理如图1所示,其中T_clk为系统时钟的周期,t₀为TDC的起始时刻,t₁、t₂分别为通道1、通道2测试信号的时刻,N₁、N₂分别为通道1、通道2的粗计数,T₁、T₂分别为通道1、通道2的细计数。则通道1和通道2的时间间隔Δt为

\begin{matrix} Δt = t_{2} - t_{1} = N_{2} T_{clk} - T_{2} - (N_{1} T_{clk} - T_{1}) = (N_{2} - N_{1}) T_{clk} - (T_{2} - T_{1}) 。 (1) \end{matrix}

图 1. TDC测量原理

Fig. 1. Principle of TDC measurement

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3 多通道TDC的设计与实现

3.1 多通道TDC结构

多通道TDC结构如图2所示,主要由延迟链、编码器、查找表、环形振荡器、粗计数器组成。通道1至通道8的结构一致,都用来进行细计数。待测信号signal在延迟链上传递,当系统时钟clk上升沿到来时,D触发器(DFF)从低位到高位(Q₁~Q_N)由0跳变为1,得到的温度计编码为(00…0111),如图3所示。经折半查找法转化成二进制编码,然后通过查找表获得细计数,最后的时间戳由细计数及系统时钟构成的粗计数联合得出。系统时钟是频率抖动为20×10^-6的200 M 差分晶振siT9102,延迟链总延迟时间大于系统的时钟周期(5 ns)才能保证数据不被漏计。

图 2. 多通道TDC结构

Fig. 2. Structure of multi-channel TDC

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图 3. 延迟链结构

Fig. 3. Structure of delay chain

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图 4. CARRY4结构

Fig. 4. Structure of CARRY4

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3.2 延迟链结构

延迟链上的延迟单元对应Xilinx FPGA芯片CARRY4模块中的选通器(MUXCY)元素,如图4所示。每个CARRY4单元包含四个MUXCY,待测信号signal从第一个CARRY4的CIN端输入,从COUT端输出,上一级的COUT端作为下一级CARRY4的输入端。CARRY4固有的级联特性使多个CARRY4单元在底层呈链状分布,只需约束第一个CARRY4的位置,就可构造出延迟链。在约束文件中分别定义8通道首个CARRY4的位置,所设计的延迟链经过编译系统自动布局布线后,在Kintex-7底层的8条延迟链呈链状排列,如图5左侧所示,图5右侧为图5左侧局部延迟链的放大图。MUXCY与MUXCY底层的走线延迟可以忽略不计,有效降低了由CARRY4级联引入的额外走线延迟。同时,CARRY4引出四个抽头CO0~CO3,输入到临近的D触发器的D输入端,用于数据锁存。

图 5. Kintex-7内延迟链分布

Fig. 5. Distribution of delay chains in Kintex-7

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单个MUXCY元素的延迟越小,TDC的时间分辨率越好。Xilinx数据手册中,没有单独说明MUXCY的延迟时间,但有CARRY4模块的延迟时间。对于Spartan-6的-2速度类型器件,CIN到COUT的延迟时间一般为100 ps,每个CARRY4模块含有四个MUXCY,平均延迟时间为25 ps。对于Kintex-7的-1速度类型器件,CIN到COUT延迟时间一般为60 ps,平均延迟时间为15 ps,明显优于Spartan-6器件的分辨率。延迟链时序仿真结果如图6所示,可以发现,在Xilinx Kintex-7系列的xck325t-1ffg900芯片开发环境下,由496个延迟单元构成的延迟链全部跳变为1需要6.658 ns,延迟单元的平均延迟时间为13.4 ps。图7为CARRY4内部出现的超前进位现象,可以发现,CARRY4内部延迟单元服从3→1→2→0的传递顺序。为避免超前进位特性,将四个抽头CO0~CO3按照3→1→2→0引出,如图8所示。

图 6. 延迟链时序仿真

Fig. 6. Sequence simulation of delay chain

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图 7. 未排序时序仿真

Fig. 7. Sequence simulation without order

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图 8. 排序后时序仿真

Fig. 8. Sequence simulation with order

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3.3 TDC技术实现

如图2所示,开始测量之前,由31个MUXCY_l 原语构成的环形振荡器产生独立于晶振、待测信号周期为22 MHz的校准信号,作为延迟链的输入,每个延迟单元累计的次数称为码密度^[3]。如果离散随机信号足够多,且不考虑延迟单元的非均匀性,则延迟时间与事件的数量成正比,由随机存取存储器(RAM)构成的直方图可用来估计延迟单元的延迟时间。如图9所示,校准信号出现在各延迟单元被采样的次数累计统计200000次后,停止产生校准信号,得到各延迟单元组成的离散直方图,可以发现,496个延迟单元的时延即时间分辨率低于35 ps。在开始测量时,待测信号每经过一个延迟链,只需查找直方图中对应延迟单元的延迟时间(如图10所示),即可得到细计数。

图 9. 延迟单元对应的直方图

Fig. 9. Histogram corresponding to the delay unit

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图 10. 延迟单元对应的总延迟时间

Fig. 10. Total delay time corresponding to the delay unit

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第i个延迟单元的延迟时间τ_i为

\begin{matrix} τ_{i} = \frac{N_{i}}{N} T_{clk}, (2) \end{matrix}

式中,N_i为N次随机信号抵达第i个延迟单元累计的次数。

细计数T_i可以表示为

\begin{matrix} T_{i} = τ_{1} + τ_{2} + \dots + τ_{i} 。 (3) \end{matrix}

测量待测信号细计数的同时,需要进行在线实时校准。每个通道附近都放置若干个由31个MUXCY_1原语构成的环形振荡器,产生在线校准时钟,频率计数器观测在线校准时钟的频率变化。当延迟单元的延迟时间受温度、电压的波动而变化时,在线校准时钟的频率也会随之改变,由此可以推断出温度、电压对延迟链的影响,实时更新查找表中的延迟时间。

粗计数采用直接计数法,若待测信号signal的上升沿经过N个系统时钟周期,得到的粗计数为N×T_clk,待测信号signal的时间戳由细计数和粗计数联合得出。

4 TDC实验结果及分析

4.1 TDC测试方案

TDC测试平台如图11所示,使用Tektronix AFG3102C系列的信号发生器产生频率为1 MHz,占空比为50%的两路待测方波信号signal1和signal2。两路待测信号上升沿之间的时间间隔即signal1与signal2的前沿时差为52.22 ns,经示波器测试,信号发生器输出信号的时间抖动在20 ps内。两路待测信号从两根等长的BNC(British naval connector)转SMA(Sub miniature version A)线进入Kintex-7开发板内。通过在线逻辑分析仪ChipScope将数据导出,用于数据分析。

图 11. TDC测试平台

Fig. 11. TDC test platform

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4.2 TDC实验结果及分析

TDC的测量结果如图12所示,可以发现,统计10000次通道1和通道2的时间间隔,测得其均值为52.2609 ns,精度(std)为27.4 ps,误差峰峰值为157.2 ps。

图 12. TDC的测量结果

Fig. 12. Measurement result of TDC

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固定通道1的位置,改变通道2的输入位置,得到8通道的测量结果,如表1所示。可以发现,待测时间间隔误差峰峰值为157.2 ps,精度为36.8 ps,各通道间的均值不一致的原因是外部信号进入各延迟链的路径不一致。

表 1. 8通道测量结果

Table 1. Measurement results of 8-channel

Channel	Peak-to-peak /ps	Standarddeviation /ps	Mean /ns
Channel 1 and 2	157.2	27.4	52.26
Channel 1 and 3	135.5	28.7	52.28
Channel 1 and 4	145.6	29.5	52.36
Channel 1 and 5	147.8	31.4	52.38
Channel 1 and 6	134.3	34.2	52.40
Channel 1 and 7	141.4	32.5	52.42
Channel 1 and 8	151.7	36.8	52.44

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5 结论

基于FPGA完成了8通道高精度TDC的设计,针对延迟链上延迟单元的非线性时延,采用码密度校准法和在线校准对细计数进行校准。所设计的TDC采用25位200 M系统时钟作为粗计数,计时量程为167.77 ms。实验结果表明,TDC的时间分辨率低于35 ps,计时精度为36.8 ps,误差峰峰值为157.2 ps。高精度的时间测量对信号输入延迟链的位置、跨时钟域处理有严格的要求,后续工作需要进行更加合理的时序约束,手动布局、布线来提高精度。同时需要在恒温箱中检测温度、电压对TDC性能的影响。

参考文献

[1] 侯志军, 马红皎, 王康, 等. 基于TDC-GPX2的精密时间间隔测量仪设计[J]. 时间频率学报, 2017, 40(4): 213-220.

Hou Z J, Ma H J, Wang K, et al. Design of a precise time interval measuring instrument base on TDC-GPX2[J]. Journal of Time and Frequency, 2017, 40(4): 213-220.

[2] Wu JY, Shi ZH. The 10-ps wave union TDC: improving FPGA TDC resolution beyond its cell delay[C]∥2008 IEEE Nuclear Science Symposium Conference Record, October 19-25, 2008, Dresden, Germany. New York: IEEE, 2008: 3440- 3446.

[3] Torres J, Aguilar A, Garcia-Olcina R, et al. Time-to-digital converter based on FPGA with multiple channel capability[J]. IEEE Transactions on Nuclear Science, 2014, 61(1): 107-114.

[4] Büchele M, Fischer H, Gorzellik M, et al. A 128-channel time-to-digital Converter (TDC) inside a Virtex-5 FPGA on the GANDALF module[J]. Journal of Instrumentation, 2012, 7(3): C03008.

[5] Fishburn M, Menninga L H, Favi C, et al. A 19.6 ps, FPGA-based TDC with multiple channels for open source applications[J]. IEEE Transactions on Nuclear Science, 2013, 60(3): 2203-2208.

[6] Zhao L, Hu X Y, Liu S B, et al. The design of a 16-channel 15 ps TDC implemented in a 65 nm FPGA[J]. IEEE Transactions on Nuclear Science, 2013, 60(5): 3532-3536.

[7] Wu J Y. Several key issues on implementing delay line based TDCs using FPGAs[J]. IEEE Transactions on Nuclear Science, 2010, 57(3): 1543-1548.

[8] Pan W B, Gong G H, Li J M. A 20-ps time-to-digital converter (TDC) implemented in field-programmable gate array (FPGA) with automatic temperature correction[J]. IEEE Transactions on Nuclear Science, 2014, 61(3): 1468-1473.

[9] Wang J H, Liu S B, Shen Q, et al. A fully fledged TDC implemented in field-programmable gate arrays[J]. IEEE Transactions on Nuclear Science, 2010, 57(2): 446-450.

张孟翟, 王华闯. 基于FPGA的8通道高精度TDC技术[J]. 激光与光电子学进展, 2020, 57(13): 131203. Mengdi Zhang, Huachuang Wang. 8-Channel High Precision TDC Technology Based on FPGA[J]. Laser & Optoelectronics Progress, 2020, 57(13): 131203.

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1 引言

2 TDC测量原理

图 1. TDC测量原理

Fig. 1. Principle of TDC measurement

3 多通道TDC的设计与实现

3.1 多通道TDC结构

图 2. 多通道TDC结构

Fig. 2. Structure of multi-channel TDC

图 3. 延迟链结构

Fig. 3. Structure of delay chain

图 4. CARRY4结构

Fig. 4. Structure of CARRY4

3.2 延迟链结构

图 5. Kintex-7内延迟链分布

Fig. 5. Distribution of delay chains in Kintex-7

图 6. 延迟链时序仿真

Fig. 6. Sequence simulation of delay chain

图 7. 未排序时序仿真

Fig. 7. Sequence simulation without order

图 8. 排序后时序仿真

Fig. 8. Sequence simulation with order

3.3 TDC技术实现

图 9. 延迟单元对应的直方图

Fig. 9. Histogram corresponding to the delay unit

图 10. 延迟单元对应的总延迟时间

Fig. 10. Total delay time corresponding to the delay unit

4 TDC实验结果及分析

4.1 TDC测试方案

图 11. TDC测试平台

Fig. 11. TDC test platform

4.2 TDC实验结果及分析

图 12. TDC的测量结果

Fig. 12. Measurement result of TDC

表 1. 8通道测量结果

Table 1. Measurement results of 8-channel

5 结论

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1 引言

2 TDC测量原理

图 1. TDC测量原理

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3 多通道TDC的设计与实现

3.1 多通道TDC结构

图 2. 多通道TDC结构

Fig. 2. Structure of multi-channel TDC

图 3. 延迟链结构

Fig. 3. Structure of delay chain

图 4. CARRY4结构

Fig. 4. Structure of CARRY4

3.2 延迟链结构

图 5. Kintex-7内延迟链分布

Fig. 5. Distribution of delay chains in Kintex-7

图 6. 延迟链时序仿真

Fig. 6. Sequence simulation of delay chain

图 7. 未排序时序仿真

Fig. 7. Sequence simulation without order

图 8. 排序后时序仿真

Fig. 8. Sequence simulation with order

3.3 TDC技术实现

图 9. 延迟单元对应的直方图

Fig. 9. Histogram corresponding to the delay unit

图 10. 延迟单元对应的总延迟时间

Fig. 10. Total delay time corresponding to the delay unit

4 TDC实验结果及分析

4.1 TDC测试方案

图 11. TDC测试平台

Fig. 11. TDC test platform

4.2 TDC实验结果及分析

图 12. TDC的测量结果

Fig. 12. Measurement result of TDC

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Table 1. Measurement results of 8-channel

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