介绍了一款基于013 μm SiGe BiCMOS工艺设计的12位45 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估, 设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极限, 有效扩展了DAC的线性度。同时, 该架构减小了关节节点的寄生电容和电感, 扩展DAC可用模拟输出带宽至59 GHz, 该DAC芯片流片测试结果显示其转换速率达到了45 GHz, 延迟时间少于35个时钟周期, 转换器在时钟频率45 GHz, 输出模拟信号频率4455 GHz时, SFDR达到57 dBc。

设计了一种双相位峰值电流模控制、具有大负载能力的降压稳压芯片。通过双相位的工作, 保证了芯片在重载下具有较高的效率。同时, 为了防止在轻载下两个相位的工作引入额外的开关损耗, 提出了一种轻载模式。通过利用电流模控制模式中电压环路内误差放大器产生的控制电压来检测实际负载的大小, 实现相位的切换以及在更低负载下的断续导通降频工作模式。基于035 μm BCD工艺进行仿真设计。仿真结果表明, 在输入电压12 V, 输出电压1 V, 开关频率500 kHz, 最大负载20 A下, 与传统单通道峰值电流模比较, 重载20 A下的效率可以提升3个百分点, 轻载05 A下的效率可以提升10个百分点。

设计了一种14位乘法型D/A转换器。采用高3位温度计编码、低11位二进制编码的分段电流模R-2R电阻网络结构,规避了高分辨率二进制电流模R-2R电阻网络开关尺寸大、版图匹配难度大的缺点。基于混合信号CMOS工艺进行了流片,实测DNL在±0.5 LSB以内,INL在±0.8 LSB以内。该D/A转换器适用于工业控制、仪器仪表等领域。

研究并设计了一种基于差分编码技术的12.5 Gbit/s高速SerDes发射机。该电路由并串转换模块、去加重控制模块和驱动模块组成。驱动模块采用电流模逻辑异或门结构, 动态负载的加入可以在降低功耗的同时实现与传输线的阻抗匹配。首次提出在并串转换模块中加入差分编码电路的解决方案, 以保证原码输出, 从而使数据在发射机内完成差分编解码的过程。后仿真结果表明, 发射机数据传输速度达到12.5 Gbit/s。此时发射机整体功耗为39 mW, 输出总抖动为0.05 UI, 远小于JESD204B标准所要求的0.3 UI。

提出了一种采用自适应斜坡补偿(ARC)的恒定导通时间控制Buck变换器。引入了两个斜坡电压, 实现对电感电流下降斜率的检测; 通过负反馈环路调节斜坡斜率, 使斜坡斜率跟随电感电流下降斜率的变化。最终斜坡补偿带来的额外极点被固定下来, 以便于补偿设计。在此基础上, 引入瞬态增强电路, 提高了负载阶跃响应速度。在5 V输出电压下, 负载从3 A到100 mA阶跃时, 输出上冲电压减小了150 mV, 恢复时间缩短了10 μs。负载从100 mA到3 A阶跃时, 输出下冲电压减小了130 mV, 恢复时间缩短了12 μs。

提出了一种用于Buck变换器的开关电流型误差放大器(SC-EA)。在Buck结构中, 无需片外补偿即可使系统保持稳定, 节省了芯片面积, 功率密度更高。误差放大器的带宽随开关频率改变而自适应变化, 在高频时仍具有较好稳定性和瞬态响应速度。使用开关电流型误差放大器的谷值电流模COT结构实现了片上频率补偿, 省掉了片外元件, 可实现多路并联均流, 具有较快的瞬态响应速度。采用018 μm BCD工艺进行了电路设计。仿真结果表明, 在6 MHz、1 MHz开关频率下, 选用10 μF、70 μF输出电容即可达到环路稳定, 实现自适应带宽。在6 MHz开关频率下, 上、下阶跃瞬态响应时间分别为63 μs、55 μs; 在1 MHz开关频率下, 上、下阶跃瞬态响应时间分别为277 μs、284 μs。

基于阈算术代数系统理论，以和图为指导，分析施密特反相器的阈值可控开关，对三值电流型 CMOS施密特反相器进行设计。 Hspice仿真结果表明，该电路具有正确的逻辑功能和良好的瞬态特性，阈算术代数系统设 计得到进一步的完善，三值施密特反相器设计更加简单直观。

针对现有电流模式Kerwin-Huelsman-Newcomb(KHN)滤波器的不足, 借助KHN电路对应的信号流图, 设计了一种由一个多输出电流跟随跨导放大器(MO-CFTA)和一个多输出电流控制电流传输跨导放大器(MO-CCCCTA)及2个接地电容构成的电流模式KHN滤波器。它能同时实现低通(LP)、高通(HP)、带通(BP)、带阻(BR)和全通(AP)5种滤波功能, 其极点频率与品质因数能由偏置电流独立调整, 并具有无源与有源灵敏度低、使用元件少、输入阻抗低和输出阻抗高、适于集成等优点。采用PSPICE对电路进行了仿真, 所得结果验证了理论分析的正确性。

针对目前直流转直流 (DC-DC)变换器系统建模方法受限于实际电路的局限性，提出了一种新型的Cadence系统建模方法。利用 Cadence工具及其理想元器件，建立脉宽调制 (PWM)峰值电流型buck DC-DC的系统模型。为验证模型的性能，在旺宏0.5 μm BCD工艺条件下，用电路结构替换理想模型，得到电路系统，并将其与系统模型的仿真结果进行对比。仿真结果表明，以该系统模型为指导设计的buck DC-DC芯片在340 kHz工作频率下具有宽输出电压范围，并能提供 2 A的大负载电流，从而验证了该设计方法的可行性。

针对高清视频信号处理对动态范围大,运算速度快的模数转换器(ADC)的要求, 提出了一种流水线宽带电流型运算放大器。该运算放大器的主放大器采用套筒式增益提高结构,辅助运算放大器用电流型放大器替代。采用电流共模反馈电路调节主运算放大器的支路电流以稳定输出共模电平;采用TSMC 0.18 μm CMOS工艺设计电路。实验结果显示：辅助运算放大器采用源极输入,减小了信号主通路上的寄生电容,提高了整个运算放大器的电路速度。运算放大器的增益为83.19 dB,相位裕度为61.6°,单位增益带宽为1.6 GHz,功耗为9.3 mW;在满幅度阶跃输入的情况下,输出建立时间小于1.83 ns。将该运算放大器用于高清视频信号的流水线ADC中,实现了170 MS/s,10 bit精度的模数转换。同传统的电压型运算放大器相比,该运算放大器响应速度更快,功耗更低,可满足处理视频信号的要求。