设计并实现了一种高精度低噪声运算放大器。提出了一种基极电流消除技术, 补偿了输入对管基极电流, 有效地降低了运算放大器的输入偏置电流, 从而能够通过提高输入对管的集电极电流来减小输入噪声电压, 实现了较低的运算放大器总等效输入噪声。同时, 采用集电极-发射极电压补偿电路, 消除了厄利效应的影响, 提高了电路精度。电路采用36 V互补双极工艺流片, 测试结果表明, 芯片的失调电压为6.94 μV, 在1 kHz下的电压噪声密度为5.6 nV/Hz, 电流噪声密度为0.9 pA/Hz。

设计实现了一种基于0.6 μm BCD工艺的40 V高压输出自稳零运算放大器。该运算放大器采用了时间交织自稳零结构, 实现了对输入失调电压的连续校准, 同时使用40 V耐压PDMOS管和NDMOS管, 实现了ClassAB结构的高压输出。运算放大器的输入级和自稳零校准电路采用0.6 μm普通MOS管实现, 均工作在5 V电源电压下; 放大级和输出级中部分晶体管采用非对称结构的40 V DMOS管, 实现了高压输出。整体电路中只有DMOS管的漏源电压承受40 V的耐压, 其余MOS管的各端电压均在正常的工作范围内, 没有耐压超限风险。前仿真结果表明, 该运算放大器在5 V和40 V双电源电压下工作正常, 输入失调电压为0.78 μV, 输出电压范围为3.0~37.7 V, 等效直流增益为142.7 dB, 单位增益带宽为1.9 MHz, 共模抑制比为154.8 dB, 40 V电源抑制比为152.3 dB, 5 V电源抑制比为134.9 dB。

基于CMOS工艺设计了一款轨到轨运算放大器, 整体电路包括偏置电路、输入级、输出级以及ESD保护电路。电路中的输入级使用了一种全新的架构, 通过一对耗尽型NMOS管作为输入管, 实现轨到轨输入, 同时在输入级采用了共源共栅结构, 能够提供较高的共模输入范围和增益; 在输出级, 为了得到满摆幅输出而采用了AB类输出级; 同时ESD保护电路采用传统的GGMOS电路, 耐压大于2 kV。经过仿真后可知, 电路的输入偏置电流为150 fA, 在负载为100 kΩ的情况下, 输出最高和最低电压可达距电源轨和地轨的20 mV范围内, 当电源电压为5 V时能获得80 dB的CMRR和120 dB的增益, 相位裕度约为50°, 单位增益带宽约为15 MHz。

折叠式共源共栅和Class AB(FC-AB)结构的运算放大器被广泛研究和使用, 但是其结构应用的多变性使设计者难以快速准确地设计出符合要求的电路。文章提出了一种标准化的运算放大器设计流程, 设计者可以根据应用需求快速灵活地设计目标电路。以电流分配作为设计流程的起始点和调整点, 以核心参数作为判据或约束项, 进行迭代优化, 最终通过相关电流和跨导确定器件尺寸。以流程图形式提出了低噪声运放的设计流程, 关键器件尺寸的理论值和设计值平均误差为1148%。根据该流程设计了一种低噪声运放, 并采用018 μm CMOS工艺进行了加工。运放关键电学参数都满足设计要求, 其等效输入噪声为108 nV/√Hz, 与目标值偏差18%。

为得到卫星搭载的高速跨阻运算放大器在星载环境中长时间工作后的性能变化情况, 对3款增益带宽积大于1GHz的高速跨阻放大器芯片关键特征参数的电离总剂量损伤特性及变化规律进行了试验研究。辐照试验在60Co γ射线源上采用高温加速评估的方法完成, 辐照到放大器芯片上的剂量率为0.3~0.5Gy(Si)/s。分析了放大器芯片输出偏置、输出噪声和带宽等关键电参数在辐照前后及高温(85℃±6℃)退火前后的特性, 讨论了引起电参数变化的机理。结果表明, 经过两轮150Gy(Si)剂量辐照及高温退火后, 放大器芯片的输出偏置和输出噪声水平无明显变化, 时域脉冲响应正常, -3dB带宽减小了3%左右。带宽为3款高速跨阻放大器芯片的辐射敏感参数, 其变化与电离辐射在SiO2/Si界面引起正电荷建立和界面态直接相关。辐照后的芯片仍然能够满足高带宽测试情况下的需求, 150Gy(Si)为电参数和功能合格的累积剂量。

当前忆阻器等效电路中的传统运算放大器存在功耗高、噪声大等问题。针对这些问题,基于简化差分对设计了两种极简化的运算放大器。通过电路仿真对两种简化运算放大器与传统运算放大器进行功耗与噪声仿真分析。结果表明,与三种传统运算放大器相比,该简化运算放大器的功耗最低,抗噪声性能最优。运算放大器的总功耗为15 mW,等效输出噪声电压为11.55 nV·Hz-1/2,噪声系数为35.873 dB。基于两种简化运算放大器,设计了一种二阶荷控忆阻器等效电路。通过理论分析、电路仿真和硬件电路板基实验,对该等效电路的忆阻特性进行了分析与验证。

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构，提升差模增益，进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声，改善输出级失调，并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块，优化版图面积，在锁存器中构建正反馈回路，加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计，结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明，在12 V电源电压和1 GHz采样时钟控制下，平均功耗为117.1 μW；最差SS工艺角对应的最大输出延迟仅为153.4 ps；1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比，该动态比较器的电压失调和高速延时等参数有明显优势。

基于0.13 μm CMOS工艺，提出并设计了一种应用于三级全差分运算放大器中的新型共模反馈电路。将具有密勒补偿结构的典型两级全差分结构和源随器结构作为三级运算放大器的放大级，通过在共模反馈电路中引入前馈通路，产生的两个零点提高运放的稳定性，解决了传统共模反馈电路中多个极点难以补偿的问题。仿真结果表明，在1.2 V电源电压下，共模下增益为70.4 dB，单位增益带宽为56 MHz，相位裕度为85.5°。相比于传统无前馈电路，新型共模反馈电路的单位增益带宽和相位裕度分别提高了8.2 MHz和17.4°。具有这种共模反馈结构的运算放大器可以实现较低的电源电压和较好的相位裕度。

提出了一种采用双调零电阻嵌套密勒补偿的方法,设计了一种具有高增益前馈跨导级的大电容驱动放大器。该放大器在无需严格无源补偿元件匹配要求的情况下,获得了高增益带宽积和大相角裕度,从而增强了设计系统对工艺、电压、温度变化的抗干扰性。该放大器结构简单,可应用于具有轨对轨输入和输出的放大器。给出了一个基于0.35 μm CMOS工艺的三级轨-轨AB类放大器的设计实例,测试了放大器的性能。结果表明,在200 kΩ电阻负载与600 pF容性负载并联的条件下,增益带宽积为4.4 MHz,相角裕度为85°,功耗为3.6 mW,总谐波失真THD为0.25％。该放大器适用于高输出驱动器件。

基于gm/Id查找表方法,设计了一种用于14位100 MS/s流水线逐次逼近寄存器模数转换器(Pipelined-SAR ADC)的余量放大器。该余量放大器采用高增益宽带宽的增益自举运算放大器(OTA)结构。该方法通过lookup函数查找器件直流工作点,克服了传统方法对短沟道器件参数无法准确设计的问题。通过迭代算法来选择核心器件的gm/Id,使电路在满足性能要求的同时实现功耗的优化设计,且具有很好的工艺移植性。基于SMIC 55 nm CMOS工艺,对设计的OTA性能进行了仿真验证,实现了在92 dB直流增益、180 MHz闭环-3 dB带宽、1.44 mVrms噪声等多维约束条件下电路功耗为1.9 mW的最优化设计。