设计了一种低功耗、宽电源电压范围的电机驱动器。通过采用高效率泵电路, 设计新型的电荷泵供电方式, 使得电机驱动电路能够实现宽电源电压范围和低功耗。该驱动器保证功率管在低压下仍具有较低的导通电阻和较大的输出驱动电流, 而在高压情况下功率管栅源不会被击穿。设计电荷泵时钟控制电路, 使得驱动器具有更低的功耗。基于SMIC 180 nm BCD工艺完成设计。仿真结果表明, 该电机驱动器的电机电源输入范围为0~15 V, 逻辑电源范围为1.8~5.5 V, 且静态功耗为284.5 μA。

在半桥栅驱电路中，低压域PWM控制信号需要通过电平位移电路来转换成高边浮动电压域的PWM控制信号，从而打开或关断上桥臂功率管。浮动电源轨的快速浮动会带来dV/dt噪声，影响电平位移电路信号传输的可靠性。文章在电平位移电路中分别设计了防止误关断辅助电路和防止误开启辅助电路。防止误关断辅助电路在上桥臂开启状态下检测到dV/dt噪声后，能够使电平位移电路的输出保持高电平状态，防止上桥臂功率管被误关断；防止误开启辅助电路在上桥臂关断状态下检测到dV/dt噪声后，能够使电平位移电路的输出保持低电平状态，防止上桥臂功率管被误开启。基于0.18 μm BCD工艺进行仿真验证，所设计的电平位移电路开通传输延时仅为1.2 ns，具备100 V/ns的dV/dt噪声抑制能力。

介绍了一种基于剪枝神经网络的后台校准算法, 能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准, 有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果, 而且同时对贡献小的权重进行剔除, 降低了校准电路的资源消耗, 加快了神经网络校准算法速度。仿真结果表明, 信号频率接近奈奎斯特频率的情况下, 对16 bit 5 MS/s的 SAR ADC进行校准, 校准后ADC的有效位数从74 bit提高到156 bit, 无杂散动态范围从46.8 dB提高到126.2 dB。

提出了一种新型双板采样的采样失真消除电路, 可用于16位差分型高精度SAR ADC。为了消除采样开关导通电阻导致的信号失真, 该采样失真消除电路由器件尺寸成比例关系的两条采样路径组成, 通过两条路径作差将差分两端的误差电荷相互抵消。相较于传统的顶板采样或底板采样, 双板采样放大了差分输入信号的幅值, 避免了电荷作差造成的信号衰减。仿真结果表明, 在1 MS/s的采样率下, 对于300 kHz的正弦输入信号, 该采样失真消除电路的总谐波失真降低了15 dB, 无杂散动态范围提高了19 dB, 采样电路的信噪比为112 dB。

设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容, 以实现噪声整形, 整体电路结构简单, 有效提高了SAR ADC精度。此外, 实现了2倍的无源增益, 增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数, 避免使用残差采样模块和多路比较器。仿真结果表明, 设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下, 有效位数达12.4位, 功耗为459 μW。

随着集成电路工艺的发展以及晶体管尺寸的不断减小, ADC转换率变得更快、功耗更低, 但器件的失配误差随之变得更大, 从而影响精度, 因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法, 然后介绍了神经网络的工作原理, 并总结了几种主要的基于神经网络的数字校准方法, 分析了不同方法的优势和劣势。最后, 针对14位流水线ADC, 给出了神经网络校准算法的系统级仿真验证结果。经校准后, 有效位数(ENOB)从10位提升到125位, 无杂散动态范围(SFDR)从80 dB提升到100 dB。

基于降压型结构, 设计了一种高精度的恒流LED驱动电路。在滞环控制模式的基础上, 采用一种新型的自适应关断时间控制环路替代谷值检测反馈环路, 间接地实现了对电感电流谷值的精确控制, 避免了对谷值直接采样所带来的误差, 提升了系统的恒流精度。控制环路采用低边采样方式, 降低了采样电阻上的损耗, 提升了系统的转换效率。该LED驱动电路基于TSMC 0.18 μm 70 V BCD工艺进行了仿真与设计。结果表明, 在20~125 mA负载电流范围内, 最大恒流误差不超过0.8%。在20~100 V输出电压范围内, 平均电流变化率小于1%。

基于gm/Id查找表方法,设计了一种用于14位100 MS/s流水线逐次逼近寄存器模数转换器(Pipelined-SAR ADC)的余量放大器。该余量放大器采用高增益宽带宽的增益自举运算放大器(OTA)结构。该方法通过lookup函数查找器件直流工作点,克服了传统方法对短沟道器件参数无法准确设计的问题。通过迭代算法来选择核心器件的gm/Id,使电路在满足性能要求的同时实现功耗的优化设计,且具有很好的工艺移植性。基于SMIC 55 nm CMOS工艺,对设计的OTA性能进行了仿真验证,实现了在92 dB直流增益、180 MHz闭环-3 dB带宽、1.44 mVrms噪声等多维约束条件下电路功耗为1.9 mW的最优化设计。

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法。该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号, 可以重构出失配误差, 并自适应地从TIADC输出中减去三个失配误差。所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数, 而无需任何其它信息, 包括参考通道。同时针对算法(大多数调制算法)存在特殊频率点无法校准的问题, 设计了一个频率判断模块, 并通过一组低通滤波器和带通滤波器对特殊频率点进行额外杂散消除, 克服了算法的局限性。仿真结果表明, 所提技术能够有效消除通道失配误差, 从而显著提高了TIADC系统性能。

介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案。基于2bit/cycle结构, 采用两个分裂电容阵列作为数模转换器。通过单边充电操作, 在减小电容阵列动态功耗和总面积的同时, 提高了电容的建立速度。在最后一个量化周期中, 只在电容阵列的单边引入共模电压基准, 并只用一个比较器参与量化, 在获得更高精度的同时, 进一步降低了电容阵列的动态功耗。相比传统1bit/cycle电容开关方案, 该新型电容开关方案在提升系统量化速度约2倍的同时, 降低了电容阵列平均功耗83%, 减小了电容总面积50%。相比其他2bit/cycle开关方案, 在精度、电容总面积和功耗方面均有不同程度的改善。