设计了一种低功耗、宽电源电压范围的电机驱动器。通过采用高效率泵电路, 设计新型的电荷泵供电方式, 使得电机驱动电路能够实现宽电源电压范围和低功耗。该驱动器保证功率管在低压下仍具有较低的导通电阻和较大的输出驱动电流, 而在高压情况下功率管栅源不会被击穿。设计电荷泵时钟控制电路, 使得驱动器具有更低的功耗。基于SMIC 180 nm BCD工艺完成设计。仿真结果表明, 该电机驱动器的电机电源输入范围为0~15 V, 逻辑电源范围为1.8~5.5 V, 且静态功耗为284.5 μA。
低功耗 宽电源电压范围 泵电路 电机驱动 low power consumption wide supply voltage range pump circuit motor-driven
提出了一种适用于18/25/33 V宽电源范围的时钟IP电路结构。为了抑制电源变化时鉴频鉴相器(PFD)复位脉冲信号对电荷泵(CP)性能所产生的影响, 提出了一种恒定复位脉宽产生电路结构。采用超低失配CP, 增加输出电流匹配性, 当控制电压在02~(VDD-02) V范围内变化时, IUP/IDN电流失配小于009%。引入对称负载结构环形振荡器(RO), 抑制电源变化对环路性能所产生的影响。基于SMIC 180 nm CMOS工艺, 完成整体电路设计与仿真, 输出频率为100~500 MHz。仿真结果显示, 当输入参考频率为50 MHz、输出频率为250 MHz时, 在18/25/33 V电源电压下, 功耗分别为82/125/184 mW, 参考杂散低于-74 dBc, 输出均方根抖动为18 ps。
宽电源范围时钟 恒定复位脉宽 超低失配 对称负载 wide power supply range clock constant reset pulse width ultra-low mismatch symmetrical load
在半桥栅驱电路中，低压域PWM控制信号需要通过电平位移电路来转换成高边浮动电压域的PWM控制信号，从而打开或关断上桥臂功率管。浮动电源轨的快速浮动会带来dV/dt噪声，影响电平位移电路信号传输的可靠性。文章在电平位移电路中分别设计了防止误关断辅助电路和防止误开启辅助电路。防止误关断辅助电路在上桥臂开启状态下检测到dV/dt噪声后，能够使电平位移电路的输出保持高电平状态，防止上桥臂功率管被误关断；防止误开启辅助电路在上桥臂关断状态下检测到dV/dt噪声后，能够使电平位移电路的输出保持低电平状态，防止上桥臂功率管被误开启。基于0.18 μm BCD工艺进行仿真验证，所设计的电平位移电路开通传输延时仅为1.2 ns，具备100 V/ns的dV/dt噪声抑制能力。
电平位移电路 栅极驱动 半桥驱动 dV/dt噪声抑制 level shifter gate driver half-bridge driver dV/dt slewing immunity
1 合肥工业大学 微电子设计研究所, 合肥 230601
2 教育部IC设计网上合作研发中心, 合肥 230601
调频连续波(FMCW)雷达常用于测量多个目标的距离和速度，被广泛用于自动驾驶场景中。FMCW雷达产生的线性调频波称为啁啾(Chirp)，通常由锁相环(PLL)电路产生。由于带宽有限，传统锯齿啁啾下降时间过长，降低了雷达性能。文章提出了一种基于分段电流电荷泵的快速啁啾发生器设计方案。调频阶段采用最佳电荷泵电流，即最优环路带宽，可保证啁啾的线性度。啁啾下降阶段使用更大的电流，可缩短下降时间。仿真结果表明，啁啾发生器频率输出范围为19.25~20.25 GHz，1.2 V电压下整体功耗为31.8 mW。PLL带宽为1.5 MHz时，锯齿形啁啾下降的最大调制速率为454 MHz/μs。与恒定电荷泵电流方式相比，下降时间缩短了80%。
调频连续波 锁相环 测速 带宽 FMCW PLL velocity measurement bandwidth
1 合肥工业大学 微电子设计研究所， 合肥 230601
2 合肥工业大学 教育部IC设计网上合作研发中心， 合肥 230601
分析了数字下变频的原理，设计实现了能进行1、2、4、8等可选抽取倍数的高速数字下变频系统。对系统中的混频器和滤波器进行了优化设计。采用基4布斯编码和4-2压缩器，缩短混频器中的关键路径；引入基于Horner法则和子表达式共享的正则有符号数(CSD)编码，减小滤波器的硬件消耗。设计的数字下变频系统用于四通道、560 MHz 14位时间交织模数转换器(TIADC)，并基于FPGA完成功能验证。结果表明，当输入信号频率为380 MHz、抽取倍数为8时，I/Q两路信号的无杂散动态范围(SFDR)在90 dB以上。
数字下变频 半带滤波器 混频器 高速数据采集 digital down converter half-band filter mixer high speed data acquisition
介绍了一种基于剪枝神经网络的后台校准算法, 能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准, 有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果, 而且同时对贡献小的权重进行剔除, 降低了校准电路的资源消耗, 加快了神经网络校准算法速度。仿真结果表明, 信号频率接近奈奎斯特频率的情况下, 对16 bit 5 MS/s的 SAR ADC进行校准, 校准后ADC的有效位数从74 bit提高到156 bit, 无杂散动态范围从46.8 dB提高到126.2 dB。
逐次逼近型模数转换器 剪枝神经网络 校准 SAR ADC pruned neural network calibration
提出了一种新型双板采样的采样失真消除电路, 可用于16位差分型高精度SAR ADC。为了消除采样开关导通电阻导致的信号失真, 该采样失真消除电路由器件尺寸成比例关系的两条采样路径组成, 通过两条路径作差将差分两端的误差电荷相互抵消。相较于传统的顶板采样或底板采样, 双板采样放大了差分输入信号的幅值, 避免了电荷作差造成的信号衰减。仿真结果表明, 在1 MS/s的采样率下, 对于300 kHz的正弦输入信号, 该采样失真消除电路的总谐波失真降低了15 dB, 无杂散动态范围提高了19 dB, 采样电路的信噪比为112 dB。
高精度 采样电路 失真消除 SAR ADC SAR ADC high precision sampling circuit distortion cancellation
设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容, 以实现噪声整形, 整体电路结构简单, 有效提高了SAR ADC精度。此外, 实现了2倍的无源增益, 增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数, 避免使用残差采样模块和多路比较器。仿真结果表明, 设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下, 有效位数达12.4位, 功耗为459 μW。
噪声整形 逐次逼近 模数转换器 noise shaping SAR ADC
1 合肥工业大学 微电子设计研究所, 合肥 230601
2 合肥工业大学 教育部IC设计网上合作研究中心, 合肥 230601
设计了一种基于电荷重分配式逐次逼近的高能效相位量化模数转换器(PH ADC)。针对传统结构中量化电平线性度差导致转换精度低的问题, 建立相位映射关系, 并采用线性回归曲线技术, 提升了比较电平线性度。同时, 比较电平数量缩减为传统结构的一半, 降低了电路的电容阵列面积、功耗和复杂度。进一步地, 引入低功耗的单调开关切换方式和共模电压提升电路, 将被加权的比较电平提高至电源电压, 避免了设计额外的参考电平产生电路。基于55 nm CMOS工艺的电路仿真结果表明, 在全工艺角条件下, 有效位数达5.6位以上, FOM值达24.38 fJ/conv。
相位量化模数转换器 线性度 映射关系 线性回归 PHADC linearity mapping relationship linear regression
1 合肥工业大学 微电子设计研究所, 合肥 230601
2 合肥工业大学 教育部IC设计网上合作研究中心, 合肥 230009
随着集成电路工艺的发展以及晶体管尺寸的不断减小, ADC转换率变得更快、功耗更低, 但器件的失配误差随之变得更大, 从而影响精度, 因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法, 然后介绍了神经网络的工作原理, 并总结了几种主要的基于神经网络的数字校准方法, 分析了不同方法的优势和劣势。最后, 针对14位流水线ADC, 给出了神经网络校准算法的系统级仿真验证结果。经校准后, 有效位数(ENOB)从10位提升到125位, 无杂散动态范围(SFDR)从80 dB提升到100 dB。
模数转换器 全数字校准 神经网络 ADC all-digital calibration neural network
