1 重庆邮电大学 光电工程学院, 重庆 400065
2 集成电路与微系统全国重点实验室, 重庆 401332
3 中国电子科技集团公司第二十四研究所, 重庆 400060
设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构, 通过该混合结构来控制反馈余量并提升噪声传输函数的阶数, 通过基于共模的开关切换方式优化了比较器动态失调电压, 实现了三阶噪声传输函数。该电路基于0.35 μm CMOS工艺进行设计仿真。使用3.3 V电源电压进行供电, 在2 MS/s采样频率以及8倍过采样率下, 功耗为1.87 mW, 实现了87.93 dB的SNDR, 有效位数(ENOB)为14.3 bit, 在传统8位SAR ADC的基础上提升了有效位数6.3 bit。
模数转换器 噪声整形 逐次逼近 基于共模的开关切换 analog-to-digital converter noise shaping successive approximation register Vcm-based switching
深圳大学 电子与信息工程学院, 广东 深圳 518061
目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构, 其中的核心模块-高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发, 聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展, 总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。
逐次逼近 模数转换器 低功耗 数模混合集成电路 比较器 successive approximation analog-to-digital converter low power digital and analog hybrid integrated circuit comparator
1 深圳大学 计算机与软件学院, 广东 深圳 518060
2 深圳北理莫斯科大学 电子与计算机工程系, 广东 深圳 518172
3 季华实验室, 广东 佛山 528251
4 中国科学技术大学 电子工程和信息科学学院, 合肥 230026
5 华中科技大学 生物医学工程学院, 武汉 430074
SAR ADC每个转换周期的大部分时间被分配给ADC的量化操作, 而只剩下少量的时间用来进行信号采样。在短时间内完成高精度的采样, 需要前级电路具有更大驱动能力, 同时要求ADC的采样开关具有更低的导通电阻。提出了一种交替采样结构, 可以在不减少ADC量化时间的前提下, 使得SAR ADC的采样时间等于量化时间, 由此极大地降低ADC驱动电路的功耗。本文采用上述技术基于Fujitsu 55 nm工艺, 实现了40 Msps 10 bit的异步SAR ADC, 测试显示ADC有效位可达97 bit。
逐次逼近转换器 交替采样 混合切换 successive-approximation-register time-interleaved sampling hybrid switching
1 桂林电子科技大学 广西精密导航技术与应用重点实验室, 广西 桂林 541004
2 桂林电子科技大学 广西高校微电子器件与集成电路重点实验室, 广西 桂林 541004
针对传统的二阶噪声整形逐次逼近模数转换器(SAR ADC)功耗较大和整形能力不强的问题, 提出了一种级联积分器前馈(CIFF)和误差反馈(EF)混合误差控制结构的三阶NS-SAR ADC, 并在系统中增加了一个与电容数模转换器(CDAC)串联连接的反馈电容, 使得滤波电容不与CDAC直接相连, 因而可以利用该反馈电容调节衰减因子, 确保了输入信号不被衰减和反馈信号较小衰减。这种EF-CIFF结构提供了更强的噪声整形能力和高阶噪声传递函数的鲁棒性, 且只需要低功耗的小增益动态放大器即可实现EF和CIFF两条路径的余差放大。提出的NS-SAR ADC基于180 nm CMOS工艺设计。在18 V电源电压下, 工作在160 kS/s采样率时, 功耗仅113 μW, 在过采样率为8时, 实现了156位的有效位数。
噪声整形 EF-CIFF结构 逐次逼近寄存器 动态放大器 串联电容 noise-shaping EF-CIFF structure successive approximation register dynamic amplifier series capacitor
1 中国电子科技集团公司第五十八研究所, 江苏 无锡 214063
2 电子科技大学 重庆微电子产业技术研究院, 重庆 401331
3 电子科技大学 广东电子信息工程研究院, 广东 东莞 523808
4 电子科技大学 集成电路科学与工程学院(示范性微电子学院), 成都 611731
5 电子科技大学(深圳)高等研究院, 广东 深圳 518000
6 西南交通大学 信息科学与技术学院, 成都 611756
提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。
逐次逼近型模数转换器 最小均方根 数字校准 电容重组 SAR ADC least mean square digital calibration capacitor recombination
陶文刚 1,2,3,4汪鸿祎 1,2,3陆逸凡 1,2,3景松 1,2[ ... ]方家熊 1,2,*
1 中国科学院上海技术物理研究所 传感技术联合国家重点实验室, 上海 200083
2 中国科学院上海技术物理研究所 中国科学院红外成像材料与器件重点实验室, 上海 200083
3 中国科学院大学, 北京 100049
4 上海科技大学, 上海 200083
片上集成数字化是红外焦平面的主要发展方向之一, 其关键技术是在读出电路内部集成模数转换(ADC)模块。针对线列InGaAs焦平面的数字化需求, 采用了一种基于非二进制的冗余位 SAR ADC设计方案。整个读出电路包括读出电路单元和模数转换单元。读出电路单元采用的是电容跨阻放大器(CTIA)结构, 其结构线性度好, 注入效率高; 模数转换单元采用的是SAR ADC, 其结构简单, 功耗低。文章采用非二进制校准的方法对CDAC模块进行设计, 通过在电容阵列中插入冗余位来提高ADC的转换速度和精度, 并使用下极板采样技术来提高采样精度。在0.18μm CMOS工艺模型下, 完成了14bit的SAR ADC的设计。仿真结果表明: 在采样率为1MS/s条件下, SAR ADC的信噪比(SNR)为74dB, 有效位数为13.4bits。
读出电路 数字化 逐次逼近 短波红外焦平面 readout circuit digitization successive-approximation short-wave IRFPA
大连理工大学 微电子学院, 辽宁 大连 116024
针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题, 提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC, 使转换周期相较于传统的SS ADC缩短约97%; 利用SAR ADC的电容实现像素的相关双采样(CDS), 在模拟域做差, 使CDS的量化时间缩短至一个转换周期, 进一步提高了ADC的量化速度; 为了保证列级ADC的线性度, 提出了一种1bit冗余算法, 可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180nm CMOS工艺的仿真结果表明, 该列级ADC在50MHz时钟下, 转换周期仅为1μs, 无杂散动态范围为73.50dB, 信噪失真比为66.65dB, 有效位数为10.78bit。
1 中国电子科技集团公司 信息科学研究院, 北京 100086
2 北京理工大学 集成电路与电子学院, 北京 100081
基于180 nm CMOS工艺,设计了一种无残差放大的10位100 MS/s流水线与逐次逼近混合型ADC。采用两级流水线-逐次逼近混合型结构,第一级完成4位粗量化转换,第二级完成6位细量化转换。为了降低整体电路功耗,采用单调式电容控制切换方式,两级之间残差电压采用采样开关电荷共享方式实现。采用异步时序控制逻辑,进一步提升了能量利用率和转换速度。后仿真结果表明,在100 MS/s奈奎斯特采样率下,有效位数为9.39 bit,信噪失真比为58.34 dB,1.8 V电源电压下整体功耗为5.9 mW。
流水线与逐次逼近混合型ADC 电荷重分配 单调式开关切换 pipeline-SAR hybrid ADC charge sharing monotonic switching
重庆邮电大学 光电工程学院/国际半导体学院, 重庆 400065
为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。
逐次逼近模数转换器 数字校准 电容失配 SAR ADC digital calibration capacitor mismatch
福州大学 物理与信息工程学院, 福州 350116
为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响, 设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术, 降低了电容失配对ADC精度的影响。该EFMES SAR ADC采用SMIC 0.18 μm CMOS工艺设计。在输入信号幅度为2.6 V、采样率为500 kS/s时, 该ADC的功耗为8.382 mW, SNDR为93.67 dB, ENOB为15.27位, 基于SNDR的FoM为168.4 dB。
逐次逼近型模数转换器 电容失配 误差反馈型失配误差整形 动态元件匹配 SAR ADC capacitance mismatch EFMES dynamic element matching
