1 中国科学院电子学研究所，北京 100190
2 中国科学院大学，北京 100049
针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题，提出一种适用于流水线型TDC 结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构，可实现增益为4 的整数倍时间放大。在0.35 μm 标准CMOS工艺下完成整体流水线型TDC 的设计，仿真结果显示，输入动态范围为6.11 ns，时间分辨力为13.1 ps，转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC，转换速率提高19.5%，精确度提高33.7%。
时间数字转换器 流水线 时间放大器 门控延时单元 Time-to-Digital Converter pipelined time amplifier gated delay cell 太赫兹科学与电子信息学报
2018, 16(1): 164
