嵌入式可编程门阵列核 (eFPGA)在定制过程中的每一次迭代，都需要在新生成的布线资源图(RRG)上进行布线，进而完成该次迭代对面积 /时序等参数的评估。传统的 eFPGA RRG建图方法，在每次评估迭代时都需要 重新生成全芯片的结构描述并在其基础上建立布线边和布线点，建图问题复杂度随芯片规模线性增大，很容易达到性能瓶颈。为了应对上述挑战，首先针对复用单元类型建立其 RRG模型以及互连关系模型，然后采用一种根 据资源排布关系，以动态拼接方式即时生成不同待评估阵列规模 RRG的方法。实验证明，其相较于传统方法，在复用单元类型库不变的 eFPGA评估过程中，依赖更小且近乎不变的数据库，建图总时间降低了约 84%，内存峰 值占用平均降低了约64%，从而提高了 eFPGA的评估效率。

提出一种浮点型数字信号处理器 (DSP)硬核结构，在兼容定点数运算的同时，也为浮点数运算提供较好支持。目前各大现场可编程门阵列 (FPGA)主流厂商在实现浮点数运算功能时均采用软核实现方式，即将浮点数运算算法映射到芯片上，通过逻辑资源和 DSP模块实现。相比于传统方法，提出的硬核结构在不占用 FPGA中其他逻辑资源情况下，仅利用 DSP模块便能完成浮点数运算。设计中，充分考虑负载和时延影响，插入多级流水线，显著提高浮点数的计算效率。采用中芯国际 (MCI)28 nm工艺设计并完成所提出的浮点型 DSP硬核结构。仿真结果表明，所提出的硬核结构的单个浮点数加法和乘法效率为 0.4 Gflops。

薄膜体声波谐振器( FBAR)是一种薄膜体声波谐振微机电系统( MEMS)器件, 其与振荡电路相结合, 可以将大气环境中的湿度、气压等信息转化为高频振荡信号, 作为环境参数的度量。振荡电路是 FBAR检测系统的关键, 针对实际应用中 FBAR品质因数较低, 导致频率检测电路功耗大、相位噪声特性差的特点, 比较了 3种频率检测方案, 包括现有的 Pierce振荡器、环形振荡器, 以及提出的改进交叉耦合振荡器。 3种振荡器分别采用不同的方法来优化其关键技术指标, 通过比对, 为进一步的检测系统设计提供帮助。本文所采用的 FBAR谐振器品质因数为 205.5, 采用 SMIC0.18 μm CMOS工艺设计振荡电路, 所设计的 3种振荡器功耗分别是26.3 mW,0.382 mW,4.32 mW, 在1 MHz频偏时的相位噪声分别是 -111 dBc/Hz,-152 dBc/Hz,-126 dBc/Hz, 交叉耦合振荡器能满足高精确度的环境变量测量、交叉耦合结构要求。

面向模拟总线接收器应用，设计实现了一款CMOS增益可编程低噪声放大器(LNA)。内置高/中/低增益3个信号放大通路，以满足不同信号幅度情况下的模拟总线接收时的噪声、线性度与输入阻抗等性能需求。提出电容补偿漏电流方法提高高增益信号通路放大器的输入阻抗，同时采用带宽拓展负载方法降低信号相移，解决放大器相移造成电流补偿能力降低的问题。中/低增益信号通路放大器采用差分多门控晶体管(DMGTR)和负反馈技术提高放大器线性度。放大器基于0.18 μm CMOS工艺设计，在1~33 MHz频段，增益范围为-14.3~25 dB，输入阻抗大于2.4 kΩ，输入三阶交调点(IIP3)为-1.6 dBm(最大为20.7 dBm)，在25 dB增益下等效输入噪声为~ ，1.8 V电源电压下工作电流为6.5 mA。

介绍了一款高速串行接口发送机芯片。均衡器采用多抽头前馈均衡结构, 且各阶均衡系数均可调, 增大了均衡调谐范围, 提高了均衡精确度; 驱动器采用 H树型电流模结构, 提高了电流利用率, 降低了功耗。设计采用 TSMC 55 nm CMOS工艺, 电源电压为 1 V, 输出数据率范围为 550 Mb/s~6.25 Gb/s。在最高工作速率 6.25 Gb/s下, 发送机整体功耗约 20 mW, 结果表明发送机均衡精确度较高, 功耗较低。

有限长单位冲击响应滤波器 (FIR)是合成孔径雷达 (SAR)系统的重要组成部分。为综合考虑资源与性能对系统的影响，基于现场可编程门阵列 (FPGA)设计实现了位宽、阶数可配置的 SAR雷达信号处理 FIR系统，首次完成了合理范围内的只读存储器 (ROM)地址位宽和所有输入并行度设置下的分布式算法 (DA)结构对比实验，并对不同结构实现下的系统性能资源比进行了全面分析和比较，得到了最优化高并行度 DA结构。实验结果表明在 ROM地址位宽为 4或 5时性能资源比最好；性能资源比随输入并行度的提高而提高，当输入并行度为输入数据位宽时，性能资源比提高 24%至 117%。对比传统的全串行结构、全并行结构和 DA结构，经 ROM地址位宽和输入并行度优化后的 DA结构的性能资源比分别提高了 3 110%,76%和 86%。

针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题，提出一种适用于流水线型TDC 结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构，可实现增益为4 的整数倍时间放大。在0.35 μm 标准CMOS工艺下完成整体流水线型TDC 的设计，仿真结果显示，输入动态范围为6.11 ns，时间分辨力为13.1 ps，转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC，转换速率提高19.5%，精确度提高33.7%。

设计了一款应用于无线脑电信号 (EEG)检测系统的射频发射机芯片。该发射机采用标准的 0.18 μm CMOS工艺设计, 主要包含锁相环 (PLL)和功率放大器 (PA)模块。锁相环电路中采用新型 16/17预分频器结构以提高分频器的工作频率, 同时压控振荡器采用数字调谐与模拟调谐相结合的方式拓宽了频率输出范围。测试结果显示, 锁相环输出频率范围为 2 225~2 580 MHz, 锁定时间约为 49 μs, 发射机采用高效率 E类功率放大器, 最大输出功率达-3.14 dBm。发射数据采用二进制启闭键控 (OOK)调制方式, 最大传输速率可达 5 Mbps。

矩阵运算广泛应用于实时性要求的各类电路中, 其中矩阵求逆运算最难以实现。基于现场可编程门阵列 (FPGA)实现矩阵求逆能够充分发挥硬件的速度与并行性优势, 加速求逆运算过程。基于改进的脉动阵列的计算架构, 采用一种约化因子求逆的优化算法, 将任意一个 n×n阶上三角矩阵转换成对角线为 1的上三角矩阵, 使得除法运算与乘加运算分离开来, 大大简化矩阵求逆运算过程。以一个 4×4阶上三角矩阵求逆为例, 在 Xilinx ISE平台下, 采用 Virtex5 FPGA完成算法实现与功能验证, 在 14个周期内, 使用了 2个除法器, 3个乘法器与 4个加法器实现整个矩阵求逆运算。相比于经典的脉动阵列架构, 仅占用近一半资源的同时, 性能提升了 26.43%; 相比于集成更多处理单元 (PE)的脉动阵列实现方式, 在性能近乎不变的情况下, 耗费的资源缩减到 1/4, 大幅度提升了资源利用率。

随着现场可编程门阵列(FPGA)器件尺寸不断增大, 计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段, 一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序, 再将排序后的线网均匀分配到各个线程中, 最后并发执行所有的线程。在布线质量没有受到显著影响的前提下, 即线长增加2.58%, 关键路径延时增加1.78%的情况下, 相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。