嵌入式可编程门阵列核 (eFPGA)在定制过程中的每一次迭代，都需要在新生成的布线资源图(RRG)上进行布线，进而完成该次迭代对面积 /时序等参数的评估。传统的 eFPGA RRG建图方法，在每次评估迭代时都需要 重新生成全芯片的结构描述并在其基础上建立布线边和布线点，建图问题复杂度随芯片规模线性增大，很容易达到性能瓶颈。为了应对上述挑战，首先针对复用单元类型建立其 RRG模型以及互连关系模型，然后采用一种根 据资源排布关系，以动态拼接方式即时生成不同待评估阵列规模 RRG的方法。实验证明，其相较于传统方法，在复用单元类型库不变的 eFPGA评估过程中，依赖更小且近乎不变的数据库，建图总时间降低了约 84%，内存峰 值占用平均降低了约64%，从而提高了 eFPGA的评估效率。

提出一种浮点型数字信号处理器 (DSP)硬核结构，在兼容定点数运算的同时，也为浮点数运算提供较好支持。目前各大现场可编程门阵列 (FPGA)主流厂商在实现浮点数运算功能时均采用软核实现方式，即将浮点数运算算法映射到芯片上，通过逻辑资源和 DSP模块实现。相比于传统方法，提出的硬核结构在不占用 FPGA中其他逻辑资源情况下，仅利用 DSP模块便能完成浮点数运算。设计中，充分考虑负载和时延影响，插入多级流水线，显著提高浮点数的计算效率。采用中芯国际 (MCI)28 nm工艺设计并完成所提出的浮点型 DSP硬核结构。仿真结果表明，所提出的硬核结构的单个浮点数加法和乘法效率为 0.4 Gflops。

有限长单位冲击响应滤波器 (FIR)是合成孔径雷达 (SAR)系统的重要组成部分。为综合考虑资源与性能对系统的影响，基于现场可编程门阵列 (FPGA)设计实现了位宽、阶数可配置的 SAR雷达信号处理 FIR系统，首次完成了合理范围内的只读存储器 (ROM)地址位宽和所有输入并行度设置下的分布式算法 (DA)结构对比实验，并对不同结构实现下的系统性能资源比进行了全面分析和比较，得到了最优化高并行度 DA结构。实验结果表明在 ROM地址位宽为 4或 5时性能资源比最好；性能资源比随输入并行度的提高而提高，当输入并行度为输入数据位宽时，性能资源比提高 24%至 117%。对比传统的全串行结构、全并行结构和 DA结构，经 ROM地址位宽和输入并行度优化后的 DA结构的性能资源比分别提高了 3 110%,76%和 86%。

针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题，提出一种适用于流水线型TDC 结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构，可实现增益为4 的整数倍时间放大。在0.35 μm 标准CMOS工艺下完成整体流水线型TDC 的设计，仿真结果显示，输入动态范围为6.11 ns，时间分辨力为13.1 ps，转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC，转换速率提高19.5%，精确度提高33.7%。

矩阵运算广泛应用于实时性要求的各类电路中, 其中矩阵求逆运算最难以实现。基于现场可编程门阵列 (FPGA)实现矩阵求逆能够充分发挥硬件的速度与并行性优势, 加速求逆运算过程。基于改进的脉动阵列的计算架构, 采用一种约化因子求逆的优化算法, 将任意一个 n×n阶上三角矩阵转换成对角线为 1的上三角矩阵, 使得除法运算与乘加运算分离开来, 大大简化矩阵求逆运算过程。以一个 4×4阶上三角矩阵求逆为例, 在 Xilinx ISE平台下, 采用 Virtex5 FPGA完成算法实现与功能验证, 在 14个周期内, 使用了 2个除法器, 3个乘法器与 4个加法器实现整个矩阵求逆运算。相比于经典的脉动阵列架构, 仅占用近一半资源的同时, 性能提升了 26.43%; 相比于集成更多处理单元 (PE)的脉动阵列实现方式, 在性能近乎不变的情况下, 耗费的资源缩减到 1/4, 大幅度提升了资源利用率。

提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号处理(DSP)单元知识产权(IP)硬核结构, 相比于Altera公司的Stratix-III DSP结构, 基于本文提出的优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的输入实现数据预处理, 减小了硬件资源的开销, 并进一步提升了电路性能。同时在DSP结构中加入了乘法旁路器和二级符号位扩展的加法电路, 在减小DSP实现面积的同时, 支持超高位宽、高速的流水线型加法运算, 扩展了DSP的应用范围。采用TSMC 55 nm标准CMOS工艺设计并完成了所提出的DSP IP核的电路实现, 可实现包括72位可变位宽加法及36位可变位宽乘法等在内的9种运算模式。

可编程逻辑块是现场可编程门阵列 (FPGA)的核心组成部分 (主要由查找表 (LUT)和寄存器构成 )，它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以 6-LUT作为研究对象，从拆分粒度的角度出发，研究不同的可拆分因子 (N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的 FPGA CAD工具(ABC和 VPR)和 VPR测试电路集，实验结果表明： a) 不同可拆分因子对电路关键路径延时影响不大； b) 可拆分因子为 2时，电路使用资源的面积和面积 -延时积均最小，呈现更好的性能。

提出了一种基于半监督自适应增强 (AdaBoost)模型树的建模方法，用于现场可编程门阵列(FPGA)的性能表征。该方法以半监督学习方式，构建了 FPGA性能关于 FPGA架构参数的解析模型，同时采用 AdaBoost算法提高 FPGA性能模型的预测精确度。使用 VTR(Verilog To Routing)电路集，基于该方法构建的性能模型在预测 FPGA上实现的应用电路面积时，平均相对误差( MRE)为4.42%; 预测延时的MRE为1.63%; 预测面积延时积时，MRE为5.06%。与全监督模型树算法以及现有的半监督模型树算法相比较，该方法构建的 FPGA实现面积模型的预测精确度分别提高了 39%,26%。实验结果显示，该方法在确保较少的时间开销前提下，构建了具有高预测精确度的 FPGA性能模型，提供了一种高效的 FPGA性能表征方法。