针对现有极化码软输出译码器存在的高资源消耗与低资源效率,设计了一种快速低复杂度软取消(Fast Reduced Complexity Soft-Cancelation,Fast-RCSC)译码算法及其译码器硬件架构。Fast-RCSC算法对内部特殊结点进行完整计算,在减少译码周期的同时仍有较好译码性能。基于不同特殊结点公式之间存在相似性,进而通过对引入的特殊结点模块进行计算结果复用以及计算模块分时复用,减少特殊结点模块资源消耗。通过共用存储单元以及对不足存储单元数据宽度的数据进行合并,降低存储资源消耗。在华润上华(Central Semiconductor Manufacturing Corporation,CSMC)180 nm工艺下综合结果表明,设计的译码器在码长为1 024的情况下,面积为2.92 mm2,资源效率为245.2 Mbps/mm2,相比现有软输出译码器有不同程度的提升。
极化码译码器 软输出 资源效率 资源复用 专用集成电路 polar code decoder soft output resource efficiency resource reuse ASIC
合肥工业大学 微电子设计研究所, 合肥 230601
随着量子计算机的发展,传统加密算法受到严重的威胁。为了对抗量子攻击,同态加密技术引起了关注,其中环错误学习(RLWE)的加密方案具有加密效率高、硬件实现简单等优点,在硬件加密上具有巨大的潜力。本文提出并实现了一种RLWE加解密电路,采用了费马数变换、访存优化和分时复用等方法。实验结果表明,在同等安全参数集下,所提出的RLWE加解密电路的硬件资源效率分别可达到6.01和12.03。
环错误学习 费马数变换 访存优化 分时复用 现场可编程门阵列实现 ring-learning with error (RLWE) Fermat number transformation (FNT) memory access optimization time division multiplexing field programmable gate array (FPGA) implementatio
合肥工业大学 微电子设计研究所, 合肥 230601
大整数乘法是密态数据计算中最为耗时的基本运算操作, 提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要。提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案, 将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现, 并通过算法分治处理, 细化16点NTT的流水线处理过程。采用加法和移位来实现模减计算单元, 并利用高效的无冲突地址生成算法完成数据交互, 实现大整数乘法的高速化。该乘法器最后被部署在Altera Stratix-V FPGA开发板上, 实验结果表明, 电路工作频率为169.23 MHz, 大整数乘法计算总体耗时0.317 ms。对比现有的硬件设计, 在速度性能上有1.2倍至7.3倍的提升。
高速 流水线 大整数乘法器 high speed pipeline large integer multiplier NTT NTT FPGA FPGA