1 江南大学 物联网工程学院, 江苏 无锡 214122
2 中国电子科技集团公司 第五十八研究所, 江苏 无锡 214035
为了匹配实际应用中链路工作模式, 在深入理解JESD204B协议理论的基础上, 设计了一种通用的传输层电路, 采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能, 建立Verilog编译模拟器(VCS)验证平台进行功能验证。仿真结果表明: 该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换, 实现组帧与解帧功能; 基于65 nm标准工艺库综合评估, 电路单通道时钟最高频率为1.25 GHz, 能够达到协议支持的最高传输速度12.5 Gb/s。
JESD204B协议 传输层 组帧 解帧 Verilog设计 JESD204B protocol, transport layer, framing, defra
