中国电子科技集团公司 第五十八研究所, 江苏 无锡 214035
针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。
流水线ADC 采样电容失配 前台数字校准 pipelined ADC MDAC MDAC sampling capacitance mismatch foreground digital calibration
1 江南大学 物联网工程学院, 江苏 无锡 214122
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基于传统异步FIFO延迟电路设计了一种延迟可控的异步FIFO电路。该电路在实现数据跨时钟域传输的同时增加了延迟控制模块, 通过调节读指针与写指针的差值实现整数延迟的控制, 通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制。建立VCS验证平台, 进行功能验证。结果表明, 该FIFO电路实现了数据跨时钟域传输和延迟动态控制, 在多芯片同时工作时可用于补偿数据源未对齐引起的输出偏斜。基于180 nm标准CMOS工艺库完成逻辑综合, 读、写时钟频率分别为389 MHz、778 MHz, 占用逻辑资源面积41 071 μm2。
插值率 整数延迟 小数延迟 FIFO FIFO interpolation rate integral delay fractional delay
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为了匹配实际应用中链路工作模式, 在深入理解JESD204B协议理论的基础上, 设计了一种通用的传输层电路, 采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能, 建立Verilog编译模拟器(VCS)验证平台进行功能验证。仿真结果表明: 该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换, 实现组帧与解帧功能; 基于65 nm标准工艺库综合评估, 电路单通道时钟最高频率为1.25 GHz, 能够达到协议支持的最高传输速度12.5 Gb/s。
JESD204B协议 传输层 组帧 解帧 Verilog设计 JESD204B protocol, transport layer, framing, defra
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针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求, 在传统的多通道编码器上对其结构进行改进, 加入了极性快速产生模块, 降低了编码器内部通道的等待时间, 提升了并行编码的效率, 在提高了数据传输速率的同时, 降低了编码输出延时。电路的仿真结果表明: 编码器在四通道与八通道模式下, 数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s, 编码输出延时均为1个时钟周期, 填补了国内低延时高速8B/10B编码器的空白。
多通道并行 低延时 串行/解串器 multi-channel parallelism 8B/10B 8B/10B low latency SerDes
