1 江南大学 物联网工程学院, 江苏 无锡 214122
2 中国电子科技集团公司 第五十八研究所, 江苏 无锡 214035
基于传统异步FIFO延迟电路设计了一种延迟可控的异步FIFO电路。该电路在实现数据跨时钟域传输的同时增加了延迟控制模块, 通过调节读指针与写指针的差值实现整数延迟的控制, 通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制。建立VCS验证平台, 进行功能验证。结果表明, 该FIFO电路实现了数据跨时钟域传输和延迟动态控制, 在多芯片同时工作时可用于补偿数据源未对齐引起的输出偏斜。基于180 nm标准CMOS工艺库完成逻辑综合, 读、写时钟频率分别为389 MHz、778 MHz, 占用逻辑资源面积41 071 μm2。
插值率 整数延迟 小数延迟 FIFO FIFO interpolation rate integral delay fractional delay
中国工程物理研究院电子工程研究所，四川绵阳 621999
针对数字预失真系统中的环路时延问题，提出一种自适应的小数时延估计算法，可以准确地估计数字预失真系统的环路小数时延，确保数字预失真参数提取的正确性。该算法采用多点平均的方法，消除估算误差对算法性能的影响，从而提高估计算法的精确度和稳定性。仿真结果表明：与以往文献提出的小数时延估计算法相比，提高了小数时延估计的精确度和稳定性，精确度可以达到采样时刻间隔的1.4%。而且，该方法可自适应地更新小数时延，更加容易应用于硬件实现中。
小数环路时延估计 自适应 预失真 功放 loop fractional delay estimation adaptive Digital Predistortion Power Amplifier(PA) 太赫兹科学与电子信息学报
2016, 14(1): 96
