介绍了一款基于013 μm SiGe BiCMOS工艺设计的12位45 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估, 设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极限, 有效扩展了DAC的线性度。同时, 该架构减小了关节节点的寄生电容和电感, 扩展DAC可用模拟输出带宽至59 GHz, 该DAC芯片流片测试结果显示其转换速率达到了45 GHz, 延迟时间少于35个时钟周期, 转换器在时钟频率45 GHz, 输出模拟信号频率4455 GHz时, SFDR达到57 dBc。

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18 μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后，给出版图设计要点和测试结果。

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构，提升差模增益，进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声，改善输出级失调，并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块，优化版图面积，在锁存器中构建正反馈回路，加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计，结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明，在12 V电源电压和1 GHz采样时钟控制下，平均功耗为117.1 μW；最差SS工艺角对应的最大输出延迟仅为153.4 ps；1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比，该动态比较器的电压失调和高速延时等参数有明显优势。

C-V2X是基于蜂窝网络技术演化而来的车联网(IoV)解决方案，是5G网络中的极可靠低时延通信(uRLLC)中重要的一部分，车联网技术的实现对现代交通具有重要意义。本文对近些年来国内外学者在该研究领域取得的成果进行了系统总结：对车联网的定义做了简要说明，并对C-V2X的标准研究进展进行了总结；对LTE-V2X和NR-V2X下的集中式和分布式资源调度方式分别进行了阐述，并对现有研究方法做了分类；最后，对未来研究可能面临的挑战进行了展望。

为了克服5G移动通信系统中极化码串行抵消(SC)译码算法延迟高、计算复杂度高、硬件结构复杂度高等问题, 基于冻结比特、冻结比特对和冻结区间等方式, 提出了冻结比特设计模式。该设计模式包含基于冻结比特对的译码延迟和计算复杂度的分析方法。通过优先剪枝冻结比特结点的方式, 进一步化简SC译码树, 提高了搜索译码树的速度。码长为1 024的改进流水线树型SC译码器基于FPGA平台实现。实验结果表明, 译码延迟为2.35 μs, 数据吞吐率为435 Mbit/s。与现有译码器相比, 该译码器的译码延迟、数据吞吐率分别优化了9.6%、10.4%。

提出了一种具有动态参考功能的高灵敏度、超低功耗PWM比较电路。该电路采用动态参考和多路径正反馈动态比较器, 使连续的输入信号比较后生成一串离散数字信号, 逻辑处理后转成占空比变化的脉冲。基于65 nm CMOS工艺, 在1.2 V电源电压、200 MHz时钟频率下, 对该电路进行了验证。结果表明, 该电路的整体延迟时间有所增加, 平均电流为5.958 μA, 分辨率为800 μV。功耗仅8.1 μW, 为传统静态PWM比较器的5.2%。

光互连具有低功耗、大带宽等优越性能,可以实现数据中心节点数与交换容量的大幅增大。提出了一种基于阵列波导光栅(AWGR)的新型大容量光互连架构,通过可调波长转换器与AWGR提供波长路由,并利用分布式控制实现快速配置与低延迟。无缓冲的光交换机可能产生数据包争用,基于光纤延迟线的光缓冲可用于争用解决。详细描述了分别适用于严格无阻塞网络与大规模互连的两种实现方案,对所提架构在不同网络规模、流量模式、缓冲容量下的性能进行分析对比,仿真结果表明,该架构可以互连32768个节点,且具有低延迟与大吞吐量。

针对现有无人机自组网(UANET)媒体接入控制协议统计优先级的多址接入协议(SPMA)中存在的满载门限计算过程收敛慢, 满载门限不能随信道承载能力自适应变化的问题, 文章提出了一种低时延UANET阈值自适应接入协议。采用信道满载门限快速收敛机制, 使系统开机后的阈值计算时间缩短, 降低了初始阶段堆积数据的传输时延, 同时采用满载门限自适应调整机制, 使系统能在外部信道环境发生变化时自适应调整信道的满载门限, 从而使信道承载能力与实际的信道负载相匹配, 当信道承载能力下降时通过调整满载门限在维持吞吐量不变的同时提高了数据传输成功率, 降低了数据传输时延。仿真结果表明, 该协议在UANET中消息平均时延、成功率和信道利用率等方面的性能优于现有UANET SPMA。

针对当前10 Gb/s以上高速SerDes接口中的8B/10B编码需求, 在传统的多通道编码器上对其结构进行改进, 加入了极性快速产生模块, 降低了编码器内部通道的等待时间, 提升了并行编码的效率, 在提高了数据传输速率的同时, 降低了编码输出延时。电路的仿真结果表明: 编码器在四通道与八通道模式下, 数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s, 编码输出延时均为1个时钟周期, 填补了国内低延时高速8B/10B编码器的空白。

在超100 Gbit/s光网络中，由于光信噪比恶化导致了误码严重等问题，因此在光网络中普遍使用前向纠错编码。传统的编码器时延大，不能满足目前高速光网络的需求，且与高速编码器相关的研究也非常少；译码器的研究大多集中在关键方程求解算法，针对降低时延方法的研究也较少。文章针对目前光网络中广泛使用的KP4 前向纠错编码，即里德-所罗门（RS） (544，514)码，提出了递推并行的编、译码结构，并通过现场可编程门阵列实现，编码器吞吐量超过17 Gbit/s，延时<0.3 μs，译码器吞吐量约为66 Gbit/s,延时约为0.17 μs。