介绍了一款基于013 μm SiGe BiCMOS工艺设计的12位45 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估, 设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极限, 有效扩展了DAC的线性度。同时, 该架构减小了关节节点的寄生电容和电感, 扩展DAC可用模拟输出带宽至59 GHz, 该DAC芯片流片测试结果显示其转换速率达到了45 GHz, 延迟时间少于35个时钟周期, 转换器在时钟频率45 GHz, 输出模拟信号频率4455 GHz时, SFDR达到57 dBc。

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18 μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后，给出版图设计要点和测试结果。

为了克服5G移动通信系统中极化码串行抵消(SC)译码算法延迟高、计算复杂度高、硬件结构复杂度高等问题, 基于冻结比特、冻结比特对和冻结区间等方式, 提出了冻结比特设计模式。该设计模式包含基于冻结比特对的译码延迟和计算复杂度的分析方法。通过优先剪枝冻结比特结点的方式, 进一步化简SC译码树, 提高了搜索译码树的速度。码长为1 024的改进流水线树型SC译码器基于FPGA平台实现。实验结果表明, 译码延迟为2.35 μs, 数据吞吐率为435 Mbit/s。与现有译码器相比, 该译码器的译码延迟、数据吞吐率分别优化了9.6%、10.4%。

随着集成电路器件特征尺寸的进一步减小，锁存器内部节点之间的距离越来越短。由于内部节点间的电荷共享效应，器件在空间辐射环境中频繁发生单粒子翻转(SEU)，受影响节点由单节点扩展到双节点。文章提出了一种新型的锁存器加固结构，利用C单元固有的保持属性，实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍。HSPICE仿真结果表明，相比于其他同类型的加固设计，所提出的锁存器功耗平均下降了34.86%，延迟平均下降了59%，功耗延迟积平均下降了67.91%。PVT分析表明，该锁存器结构对电压、温度、制造工艺的变化不敏感。

光互连具有低功耗、大带宽等优越性能,可以实现数据中心节点数与交换容量的大幅增大。提出了一种基于阵列波导光栅(AWGR)的新型大容量光互连架构,通过可调波长转换器与AWGR提供波长路由,并利用分布式控制实现快速配置与低延迟。无缓冲的光交换机可能产生数据包争用,基于光纤延迟线的光缓冲可用于争用解决。详细描述了分别适用于严格无阻塞网络与大规模互连的两种实现方案,对所提架构在不同网络规模、流量模式、缓冲容量下的性能进行分析对比,仿真结果表明,该架构可以互连32768个节点,且具有低延迟与大吞吐量。