1 江南大学 物联网工程学院, 江苏 无锡 214122
2 中国电子科技集团公司 第五十八研究所, 江苏 无锡 214035
为了匹配实际应用中链路工作模式, 在深入理解JESD204B协议理论的基础上, 设计了一种通用的传输层电路, 采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能, 建立Verilog编译模拟器(VCS)验证平台进行功能验证。仿真结果表明: 该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换, 实现组帧与解帧功能; 基于65 nm标准工艺库综合评估, 电路单通道时钟最高频率为1.25 GHz, 能够达到协议支持的最高传输速度12.5 Gb/s。
JESD204B协议 传输层 组帧 解帧 Verilog设计 JESD204B protocol, transport layer, framing, defra
1 武汉邮电科学研究院，武汉 430074
2 烽火通信科技股份有限公司，武汉 430205
为了实现不同类型业务和不同颗粒大小业务的统一交换，需要对统一交换技术中设备间所用的参考时钟进行相位对齐与锁定。文章采用E1接口的帧信号来传递时钟的相位信息，并通过设备间帧信息的多次交互及现场可编程门阵列实现对帧信息的处理，从而对设备的时钟相位做出调整。仿真结果表明，设备间参考时钟的相位可以相互锁定。该方案全部采用硬件通道进行处理，不会发生相位信息丢失和误传的现象，可以高效地解决设备间的时钟相位锁定问题。
通信技术 分割与重组 相位锁定 现场可编程门阵列 成帧与解帧 communication technology SAR phase locked FPGA encode the frame and decode the frame
