提出了一种适用于18/25/33 V宽电源范围的时钟IP电路结构。为了抑制电源变化时鉴频鉴相器(PFD)复位脉冲信号对电荷泵(CP)性能所产生的影响, 提出了一种恒定复位脉宽产生电路结构。采用超低失配CP, 增加输出电流匹配性, 当控制电压在02~(VDD-02) V范围内变化时, IUP/IDN电流失配小于009%。引入对称负载结构环形振荡器(RO), 抑制电源变化对环路性能所产生的影响。基于SMIC 180 nm CMOS工艺, 完成整体电路设计与仿真, 输出频率为100~500 MHz。仿真结果显示, 当输入参考频率为50 MHz、输出频率为250 MHz时, 在18/25/33 V电源电压下, 功耗分别为82/125/184 mW, 参考杂散低于-74 dBc, 输出均方根抖动为18 ps。

基于TSMC 28 nm CMOS工艺设计了一个伪差分结构的低压低功耗CMOS环形振荡器。电路包括偏置电路、环形振荡器和输出缓冲器。伪差分环形振荡器有五级延迟单元, 延迟单元采用Maneatis对称负载。在Cadence Spectre上进行前仿真。结果表明, VCO工作在0.9 V电源电压下时, 其频率调谐范围为0.65 GHz~4.12 GHz。在3.6 GHz以下频率范围内具有很好的调谐线性度。中心频率约为2.3 GHz时, 其相位噪声为-79.06 dBc/Hz@1 MHz。输出缓冲电路能够实现轨对轨的输出摆幅, 输出占空比可优化至50%。环形振荡器的功耗约为5.7 mW。