提出了在屏蔽栅沟槽型MOSFET(SGT)的沟槽侧壁氧化层中形成浮动电极的结构, 通过改善电场分布, 优化了特征导通电阻与特征栅漏电容。在传统SGT结构的基础上, 仅通过增大外延层掺杂浓度, 改变浮动电极的长度和位置以及氧化层厚度, 最终得到击穿电压为141.1 V、特征导通电阻为55 mΩ·mm2、特征栅漏电容为4.72 pF·mm-2的浮动电极结构。与相同结构参数的SGT结构相比, 在击穿电压不变的条件下, 浮动电极结构的特征导通电阻降低了9.3%, Baliga优值提升了13%, 特征栅漏电容降低了28.4%。

为了降低沟槽MOSFET器件导通电阻, 提出了在传统沟槽MOSFET器件体区注入N型杂质的方案, 优化了体区杂质浓度分布, 从而降低导通电阻。经仿真验证, 选择N+源区注入后注入砷, 在能量为300 keV, 剂量为7×1012 cm-2条件下, 特征导通电阻能降低13%, 阈值电压降低218%; 选择接触孔刻蚀后注入磷, 在能量为100 keV, 剂量为4×1012 cm-2条件下, 特征导通电阻降低43%, 阈值电压几乎不变。

为了进一步提升P-GaN 栅HEMT器件的阈值电压和击穿电压, 提出了一种具有P-GaN栅结合混合掺杂帽层结构的氮化镓高电子迁移率晶体管(HEMT)。新器件利用混合掺杂帽层结构, 调节整体极化效应, 可以进一步耗尽混合帽层下方沟道区域的二维电子气, 提升阈值电压。在反向阻断状态下, 混合帽层可以调节栅极右侧电场分布, 改善栅边电场集中现象, 提高器件的击穿电压。利用Sentaurus TCAD进行仿真, 对比普通P-GaN栅增强型器件, 结果显示, 新型结构器件击穿电压由593 V提升至733 V, 增幅达24%, 阈值电压由0509 V提升至1323 V。

提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。

为获得更高的阈值电压, 提出了一种新型栅下双异质结增强型AlGaN/GaN高电子迁移率晶体管(HEMT)。使用双异质结电荷控制模型分析了基本机理, 推导了阈值电压表达式。仿真结果表明, 器件阈值电压与调制层Al组分呈线性关系。当调制层Al组分小于势垒层时, 阈值电压增大, 反之减小。调制层厚度可加大这种调制作用。当调制层Al组分为0%、厚度为112 nm时, 器件具有2.13 V的阈值电压和1.66 mΩ·cm2的比导通电阻。相对于常规凹槽栅结构, 新结构的阈值电压提高了173%。

基于TSMC 28 nm CMOS工艺设计了一个伪差分结构的低压低功耗CMOS环形振荡器。电路包括偏置电路、环形振荡器和输出缓冲器。伪差分环形振荡器有五级延迟单元, 延迟单元采用Maneatis对称负载。在Cadence Spectre上进行前仿真。结果表明, VCO工作在0.9 V电源电压下时, 其频率调谐范围为0.65 GHz~4.12 GHz。在3.6 GHz以下频率范围内具有很好的调谐线性度。中心频率约为2.3 GHz时, 其相位噪声为-79.06 dBc/Hz@1 MHz。输出缓冲电路能够实现轨对轨的输出摆幅, 输出占空比可优化至50%。环形振荡器的功耗约为5.7 mW。

随着芯片的集成度越来越高, 物理设计布局阶段的拥塞问题越发严重。提出了一种基于溢出值的局部拥塞消除技术, 根据溢出值选择出拥塞密度最高的拥塞区域, 然后基于模拟退火算法对该区域内的高引脚单元设置合适大小的隔离区域, 以缓解局部拥塞。将提出的方法应用于SMIC 180 nm工艺的四万门设计和SMIC 55 nm工艺的七千门设计进行优化。相较于Synopsys的ICC工具的拥塞优化结果, 提出的方法使设计规则违例下降48%, 短路违例下降52%, 总线长缩短5%, 比现有文献的布线质量更好。

对比分析了不同结构的传统多值基准输出缓冲器, 提出了一种新颖的多值基准输出缓冲器结构。采用PMOS输出结构提高了输出电压摆幅, 利用低输出阻抗结构加快了瞬态响应速度, 解决了传统结构无法兼具高输出与快响应的矛盾, 电路功耗低、易补偿。基于0.15 μm标准CMOS工艺, 用Hspice软件对电路进行仿真。仿真结果表明, 当电源电压为5 V、温度为25 ℃时, 输出电压上限可达4.82 V; 当补偿电容取3 pF时, 相位裕度达到86°; 当输入电压为1.2 V、输出电压为4.5 V、输出电流扰动变化量为100 nA时, 瞬态响应时间为4 μs; 静态电流仅为7 μA。

GaN半桥输出点电压在死区时间为负值, 给GaN功率器件栅极驱动电路信号通信带来了挑战。通过研究驱动器电平移位锁存电路工作状态与半桥功率级输出节点电压跳变、死区时间负压之间的相互影响, 设计了一种新型的零静态功耗电平移位电路及其误触发消除电路。电路采用100 V BCD 0.18 μm工艺设计, 在输入电压100 V、开关频率5 MHz的GaN半桥变换器中对版图进行了后仿真。仿真结果表明, 当半桥功率级输出节点分别为-3 V和100 V时, 延时为4.5 ns和1.5 ns。

功率MOSFET作为开关器件时,导通电阻的平坦度是衡量其性能的重要参数。研究影响导通电阻平坦度的因素,并对其进行优化,有助于改善器件的性能。低压UMOS中,沟道电阻是导通电阻的主要部分。文章以沟道电阻为分析对象,利用公式分析影响因素,通过Sentaurus TCAD仿真验证了导通电阻平坦度的变化趋势。通过改变P型基区离子注入剂量和栅氧层厚度进行仿真。仿真结果表明,通过减小栅氧层厚度和减少P型基区注入剂量,可获得较好的导通电阻平坦度。