上海交通大学 电子信息与电气工程学院, 上海 200240
在先进工艺下,VLSI布线产生设计规则违例(DRC)的原因十分复杂,这使得全局布线的拥塞度不再能准确地反映DRC的分布。针对这个问题,提出了一种基于深度学习的预测布线违例分布的方法。该方法只使用布局阶段的引脚、线网和宏模块等版图信息作为特征和CSMOTE算法平衡数据集,无需进行全局布线,然后使用卷积神经网络对数据进行训练,最后用训练模型预测M2 short和cut group space布线违例的分布。该方法在一个采用先进工艺的真实工业设计上进行了测试。结果显示,该方法预测M2 short的准确率为93.4%,F1值为0.78; 预测cut group space的准确率为92.5%,F1值为0.78。
布线违例 深度学习 电子设计自动化 布局 布线规则检查 detailed routing violation deep learning electronic design automation routing design rule check
1 西南交通大学 信息科学与技术学院, 成都 611756
2 西南交通大学 微电子研究所, 成都 611756
随着芯片的集成度越来越高, 物理设计布局阶段的拥塞问题越发严重。提出了一种基于溢出值的局部拥塞消除技术, 根据溢出值选择出拥塞密度最高的拥塞区域, 然后基于模拟退火算法对该区域内的高引脚单元设置合适大小的隔离区域, 以缓解局部拥塞。将提出的方法应用于SMIC 180 nm工艺的四万门设计和SMIC 55 nm工艺的七千门设计进行优化。相较于Synopsys的ICC工具的拥塞优化结果, 提出的方法使设计规则违例下降48%, 短路违例下降52%, 总线长缩短5%, 比现有文献的布线质量更好。
设计自动化 物理设计 布局 拥塞 溢出 启发式算法 design automation physical design placement congestion overflow heuristic algorithm
