1 西南交通大学 信息科学与技术学院, 成都 611756
2 北京微电子技术研究所, 北京 100076
3 中国铁道科学研究院集团有限公司, 北京 100076
卷积神经网络ZynqNet广泛应用于边缘设备, 但是现有FPGA硬件加速方案的帧率都小于30 FPS, 较难满足实时性要求强的场景。文章聚焦于ZynqNet的FPGA加速性能提升, 设计了基于多特征块并行计算结构, 优化对Expand层的支持, 增强了特征的复用, 优化输出缓存, 并可有效减少访存次数; 设计了深度优先的特征和权重缓存机制, 采用多Bank的缓存方式, 仅需一个周期就能完成特征和权重的读取。基于Xilinx Xc7z045 FPGA芯片, 完成了加速器硬件实现与性能测试, 工作频率为166 MHz, 计算性能为49 FPS, 相比传统将整个网络部署到FPGA的方案, 计算性能实现3倍加速, 能效比提高了5倍。
神经网络加速器 ZynqNet ZynqNet FPGA FPGA neural network accelerator.
1 西南交通大学 信息科学与技术学院, 成都 611756
2 西南交通大学 微电子研究所, 成都 611756
随着芯片的集成度越来越高, 物理设计布局阶段的拥塞问题越发严重。提出了一种基于溢出值的局部拥塞消除技术, 根据溢出值选择出拥塞密度最高的拥塞区域, 然后基于模拟退火算法对该区域内的高引脚单元设置合适大小的隔离区域, 以缓解局部拥塞。将提出的方法应用于SMIC 180 nm工艺的四万门设计和SMIC 55 nm工艺的七千门设计进行优化。相较于Synopsys的ICC工具的拥塞优化结果, 提出的方法使设计规则违例下降48%, 短路违例下降52%, 总线长缩短5%, 比现有文献的布线质量更好。
设计自动化 物理设计 布局 拥塞 溢出 启发式算法 design automation physical design placement congestion overflow heuristic algorithm
