提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。

设计了一种基于平均电压反馈技术的片上高精度全集成张弛振荡器，所设计的振荡器克服了传统张弛振荡器对比较器延迟、器件老化和电流源噪声等敏感的问题。此外，还设计了一种一次性自动频率校正电路，可使振荡器在外部参考时钟的辅助下，自动完成输出频率的高精度校准。采用UMC 40 nm CMOS工艺，实现了50 MHz高精度全集成张弛振荡器，并完成了振荡器的版图和后仿真。振荡器的版图面积为181 μm×218 μm。后仿真结果表明，所设计振荡器能在不同工艺角下将输出频率自动校准到50 MHz，且在供电电压从2.2 V到3.6 V、温度从-40 ℃到125 ℃的变化下，输出频率误差仅为±0.47%。典型工艺角下，振荡器功耗为200 μW。

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。

针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。

随着集成电路工艺的发展以及晶体管尺寸的不断减小, ADC转换率变得更快、功耗更低, 但器件的失配误差随之变得更大, 从而影响精度, 因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法, 然后介绍了神经网络的工作原理, 并总结了几种主要的基于神经网络的数字校准方法, 分析了不同方法的优势和劣势。最后, 针对14位流水线ADC, 给出了神经网络校准算法的系统级仿真验证结果。经校准后, 有效位数(ENOB)从10位提升到125位, 无杂散动态范围(SFDR)从80 dB提升到100 dB。

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法。该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号, 可以重构出失配误差, 并自适应地从TIADC输出中减去三个失配误差。所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数, 而无需任何其它信息, 包括参考通道。同时针对算法(大多数调制算法)存在特殊频率点无法校准的问题, 设计了一个频率判断模块, 并通过一组低通滤波器和带通滤波器对特殊频率点进行额外杂散消除, 克服了算法的局限性。仿真结果表明, 所提技术能够有效消除通道失配误差, 从而显著提高了TIADC系统性能。

介绍了一种改进的流水线模数转换器(ADC)数字校准算法，该算法使用了一个低速高精确度的参考ADC，同时结合了变步长的最小均方误差(LMS)滤波器校正流水线ADC 的误差，从而提高校准速度和精确度。使用Verilog HDL 语言设计了这种后台数字校准算法的寄存器传输级(RTL)电路，同时采取Simulink 和Modelsim 联合仿真的方法对电路进行验证。验证结果表明，与固定步长的校准算法相比，改进的校准算法拥有更快的收敛速度和更高的收敛精确度。

为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差, 提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差, 建立了一个基于权重的ADC误差模型, 并利用后级的数字输出来校准前级的误差。该技术在ADC末尾增加了额外的两个子级, 这两个子级仅在校准过程中使用, 从而使得ADC正常的模数转换过程不被中断, 校准进程在后台执行。由于在校准期间和正常工作期间所有可能出现的信号路径的前7级均被校准, 故进一步减小了误差, 提高了精度。应用该技术实现了一个14 bit, 80 MS/s的流水线ADC, 该芯片采用Chartered 0.18 μm, 1p6m CMOS工艺设计, 总功耗为260 mW, 芯片面积为7.161 mm2。实验结果显示: 本文提出的校准技术可以提高ADC的精度, 改善ADC的动态和静态性能。