设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置, 采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟; 为降低整个ADC静态功耗, 可调节延迟单元用于合理分配子ADC和增益级的工作时间; 三级电荷泵用于设计增益级, 从而降低设计难度并进一步降低功耗。最终, 该14 bit异步时序ADC在018 μm CMOS工艺下设计并仿真。后仿真结果表明, 在采样速率为10 kS/s时, 该ADC的SNDR为835 dB, 功耗为239 μW, FoMs值为1767 dB。

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC), 其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题, 又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外, 将高位终端电容和低2~6位量化电容拆分成相等的两个电容, 引入冗余量, 使得该ADC的电容权重可以被校准, 降低了电容失配以及寄生电容的影响。最后, 为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题, 采用高6位DAC采样的方式, 并在高6位DAC中引入单位电容大小的终端电容, 弥补了参考电压区间不完整的缺陷。仿真结果显示, 在15 V电压下, 该ADC总体功耗仅为11184 μW, ENOB为1249位, SFDR为9146 dB, SNDR为7697 dB。

提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。

为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响, 设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术, 降低了电容失配对ADC精度的影响。该EFMES SAR ADC采用SMIC 0.18 μm CMOS工艺设计。在输入信号幅度为2.6 V、采样率为500 kS/s时, 该ADC的功耗为8.382 mW, SNDR为93.67 dB, ENOB为15.27位, 基于SNDR的FoM为168.4 dB。

介绍了一种基于剪枝神经网络的后台校准算法, 能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准, 有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果, 而且同时对贡献小的权重进行剔除, 降低了校准电路的资源消耗, 加快了神经网络校准算法速度。仿真结果表明, 信号频率接近奈奎斯特频率的情况下, 对16 bit 5 MS/s的 SAR ADC进行校准, 校准后ADC的有效位数从74 bit提高到156 bit, 无杂散动态范围从46.8 dB提高到126.2 dB。

提出了一种新型双板采样的采样失真消除电路, 可用于16位差分型高精度SAR ADC。为了消除采样开关导通电阻导致的信号失真, 该采样失真消除电路由器件尺寸成比例关系的两条采样路径组成, 通过两条路径作差将差分两端的误差电荷相互抵消。相较于传统的顶板采样或底板采样, 双板采样放大了差分输入信号的幅值, 避免了电荷作差造成的信号衰减。仿真结果表明, 在1 MS/s的采样率下, 对于300 kHz的正弦输入信号, 该采样失真消除电路的总谐波失真降低了15 dB, 无杂散动态范围提高了19 dB, 采样电路的信噪比为112 dB。

基于gm/Id查找表方法,设计了一种用于14位100 MS/s流水线逐次逼近寄存器模数转换器(Pipelined-SAR ADC)的余量放大器。该余量放大器采用高增益宽带宽的增益自举运算放大器(OTA)结构。该方法通过lookup函数查找器件直流工作点,克服了传统方法对短沟道器件参数无法准确设计的问题。通过迭代算法来选择核心器件的gm/Id,使电路在满足性能要求的同时实现功耗的优化设计,且具有很好的工艺移植性。基于SMIC 55 nm CMOS工艺,对设计的OTA性能进行了仿真验证,实现了在92 dB直流增益、180 MHz闭环-3 dB带宽、1.44 mVrms噪声等多维约束条件下电路功耗为1.9 mW的最优化设计。

传统无源噪声整形SAR ADC因无源开关电容积分器有增益误差、相位误差而整形能力较弱。在无源噪声整形的基础上，文章设计了一种有源无源结合的噪声整形SAR ADC。该电路融合了低增益OTA和正反馈电路，仅增加少量功耗，基本消除了无源噪声整形模块的增益误差、相位误差。结果表明，该噪声整形10位SAR ADC的带宽为10 kHz，采样率为320 kHz，功耗仅109 μW，有效位数达156位。在-40 ℃~85 ℃、不同工艺角下，有效位数均超过15位。

基于0.18 μm CMOS工艺, 设计了一种用于生物医学信号的12位逐次逼近型模数转换器(SAR ADC)。数模转换器采用分段结构电容阵列, 并加入1位冗余位。比较器采用互补输入对管构成的动态比较器, 以减小噪声和功耗。栅压自举开关被用于采样保持电路, 并增加了堆叠管和虚拟管。针对生物医学信号具有稀疏性的特点, 通过延时上极板复位时间的方法检测两次采样电压差值, 实现采样率自适应切换。仿真结果表明, 在120 kS/s采样率、1 V电源电压的条件下, 该SAR ADC的功耗仅为4.65 μW, 无杂散动态范围为76.29 dB, 优值为16.9 fJ/(conv·step), 有效位数达11.16 bit。