设计了一款基于线性模式下HgCdTe-APD的主被动双模式读出电路。被动模式下通过积分电容进行光信号的强度测量,主动模式下利用两段式TDC进行光子飞行时间(ToF)的标记。TDC采用面阵共享的数字计数器进行粗计数,像元内置时间幅度转换电路(TAC)进行精细测量,同时利用积分电容的切换修正时刻鉴别误差。焦平面阵列规模为32×32,工作温度为77 K,采用标准SMIC 0.18 μm CMOS工艺进行电路设计及版图绘制。仿真验证结果显示,电路满阱容量约为7.5 Me-,在3.2 μs的动态范围ToF分辨率小于0.5 ns, DNL和INL分别在-0.15 LSB~0.15 LSB和-0.2 LSB~0.2 LSB范围内。读出电路帧频为4.5 kHz,功耗小于180 mW。

设计了一种应用于片外大电容场景下的具有快速瞬态响应特性的LDO。电路通过采用负载电流采样负反馈的结构构成了一个高带宽的电压缓冲器。该LDO使用具有电容倍增功能的共栅共源补偿结构,在外挂1 μF负载电容的条件下,仅需500 fF的片上补偿电容即可保证在全负载范围内的稳定性。此外,通过使用自适应偏置技术,在减小轻载功耗的同时进一步提升了瞬态响应速度。电路采用0.18 μm CMOS工艺进行设计与仿真验证。仿真结果表明,在LDO的输入电压为1.2 V、输出电压为1 V时,当负载电流以0.1 μs的速度在150 mA和100 μA之间切换时,最大电压变化仅为10.7 mV,输出电压恢复时间小于0.7 μs。

忆阻器是一种新型的非易失性存储器,具有结构简单、功耗低、集成密度高、类突触性质等特点。忆阻器主要以交叉阵列的形式作为人工突触,被用于构造人工神经网络,然而,忆阻器的交叉阵列面临着潜在的通路漏电流问题,这阻碍了忆阻器的进一步应用。文章简要分析了忆阻器堆叠交叉阵列产生漏电流的原因,主要介绍了二极管-忆阻器、选通器-忆阻器、晶体管-忆阻器等多种抑制漏电流的方案,总结并展望了超大规模集成忆阻器的应用前景。

在先进工艺下,VLSI布线产生设计规则违例(DRC)的原因十分复杂,这使得全局布线的拥塞度不再能准确地反映DRC的分布。针对这个问题,提出了一种基于深度学习的预测布线违例分布的方法。该方法只使用布局阶段的引脚、线网和宏模块等版图信息作为特征和CSMOTE算法平衡数据集,无需进行全局布线,然后使用卷积神经网络对数据进行训练,最后用训练模型预测M2 short和cut group space布线违例的分布。该方法在一个采用先进工艺的真实工业设计上进行了测试。结果显示,该方法预测M2 short的准确率为93.4%,F1值为0.78; 预测cut group space的准确率为92.5%,F1值为0.78。

开展了Nb∶SrTiO3阻变单元及1T1R复合结构的X射线总剂量效应实验研究。结果表明,Nb∶SrTiO3阻变单元在累积剂量达到10 Mrad(Si)时依然能够保持良好的阻变特性,高、低阻态未发生逻辑混乱。1T1R复合结构中的NMOS选通晶体管对电离辐射较为敏感,在栅氧化层中辐射感生氧化物陷阱电荷的作用下,NMOS器件阈值电压逐渐向负方向漂移,泄漏电流逐渐增加,进一步导致关态条件下(VG=0 V)对阻变存储单元的错误读写。通过选用抗辐射加固NMOS选通晶体管,可显著提升1T1R复合结构的抗总剂量能力。

利用脉冲激光源,对一种采用0.35 μm BiCMOS工艺PWM控制器作为控制核心的DC/DC变换器的瞬时电离剂量率效应进行研究。采用光斑直径为10 mm、波长为1 064 nm、脉宽为10 ns、能量从3 μJ到2 400 μJ的激光对DC/DC变换器进行照射试验,监测DC/DC变换器在不同能量激光下的响应,并与脉冲γ射线的试验结果进行对比分析。试验结果表明,该DC/DC变换器在能量3 μJ到577 μJ激光照射下输出扰动时间约为4.3 ms,输出闭锁阈值在1 031 μJ左右。

传统DDSCR器件过低的维持电压容易造成闩锁效应。提出了一种新型DDSCR,在传统器件阳极与阴极之间加入了浮空高掺杂的N+与P+有源区,通过P+有源区复合阱内的电子,N+有源区将电流通过器件深处电阻较低SCR路径泄放的方式来解决传统器件维持电压过低的问题,提高器件抗闩锁能力。基于TCAD的仿真结果表明,与传统DDSCR相比,新型器件的维持电压从2.9 V提高到10.5 V,通过拉长关键尺寸D7,可将器件维持电压进一步提高到13.7 V。该器件适用于I/O端口存在正负两种电压的芯片防护。

L波段功率单管有增大功率的需求,但会面临体积较大的问题。基于0.5 μm工艺研发了GaN高电子迁移率晶体管(HEMT)管芯,单芯功率达到300 W。通过负载牵引仿真提取模型的输入、输出最佳阻抗点。用高介电常数薄膜电路设计L-C网络,拉高芯片的输入输出阻抗,并抵消虚部。用微带电路设计两级阻抗变换的宽带功率分配器及合路器电路,进行四胞管芯合成。内置稳定电路、栅极和漏极供电偏置电路,实现高度集成化、小型化,以及50 Ω输入输出阻抗匹配。芯片总栅宽4×40 mm,在漏压50 V、脉宽40 μs、占空比4%的测试条件下,在0.96 GHz到1.225 GHz的宽带频段内,输出功率为60 dBm到61.2 dBm,效率为57.9%到72%,饱和功率增益大于14 dB。

对基于GaN的DC/DC变换器进行了总剂量、单粒子及耦合辐照效应研究,讨论了DC/DC变换器在特定负载及电压条件下,输出电压、输出电流、输出效率随不同辐照条件的变化。试验结果表明,使用GaN MOSFET开关管的DC/DC变换器在总剂量、单粒子及耦合辐照条件下,均表现出了优异的抗辐照性能,即输出电压、输出电流、输出效率等性能在三种辐照条件下均没有发生明显的退化。该DC/DC变换器实现了抗总剂量辐照能力大于1 kGy(Si)和抗单粒子LET≥75 MeV·cm2·mg-1,表明使用基于GaN的DC/DC变换器未来可广泛应用于航空、航天等供电系统领域。

针对N沟道结型场效应晶体管(NJFET)在工艺制造过程中极易出现饱和电流一致性差的问题,从一次氧化、栅注入和栅推结等方面对饱和电流工艺影响因子开展了实验研究,并提出了工艺优化和控制方法,使器件饱和电流参数得到有效控制,一致性由6.90%改善至0.38%,圆片对档率由85%提升到96%以上,提升了器件产品质量,降低了成本。

提出了一种新型组合螺旋压电能量收集器。该收集器的底部是直角螺旋结构,顶部是圆弧螺旋结构,圆弧螺旋结构固定在直角螺旋结构的质量块上。通过旋转圆弧螺旋结构90°,可以得到四种结构,角度分别为0°,90°,180°,270°。直角螺旋结构的设计可以降低谐振频率,而圆弧螺旋结构的设计不仅可以降低谐振频率,还可以使整体结构进行多方向能量收集,从而提高输出。文章所提到的单个悬臂梁结构的厚度为1 mm,宽度为6 mm。通过计算及仿真可得,当两种结构的组合角度为180°时,可以得到最大输出电压为13 V,最大输出功率为1.3 mW。

为了提高热电式微波功率传感器的传热效率,改善传感器的性能,对热电式微波功率传感器的衬底结构进行了优化设计,得到了最优的衬底结构尺寸。首先研究衬底厚度对热电式微波功率传感器的影响,然后根据得到的最优衬底厚度,研究基底膜位置及尺寸对热电式微波功率传感器性能的影响,最后对所得最优衬底结构传感器的微波特性以及电磁场分布进行研究。结果表明,当传感器衬底的结构尺寸最优时,传感器的最高温度达到352.76 K,S参数小于-20.62 dB。该结构不仅减少了热量在衬底的堆积,提高了负载电阻到热电堆的热传输效率,而且具有良好的微波特性。

通过60Co γ射线辐照试验,研究了22 nm工艺体硅nFinFET的总剂量辐射效应,获得了总剂量辐射损伤随辐照偏置和器件结构的变化规律及损伤机理。研究结果表明,经过开态(ON)偏置辐照后器件阈值电压正向漂移,而传输态(TG)和关态(OFF)偏置辐照后器件阈值电压负向漂移; 鳍数较少的器件阈值电压退化程度较大。通过分析陷阱电荷作用过程,揭示了产生上述试验现象的原因。

针对电源模块在温度循环条件下工作的可靠性问题,以典型电源模块为研究对象,基于有限元分析软件建立温循条件下电源模块的瞬态温度分布模型和电源模块的瞬态热力耦合模型,着重分析芯片、玻璃绝缘子等易损区域。在此基础上以玻璃绝缘子的最大热应力和芯片的最高温度为优化目标,对电源模块进行遗传算法优化设计。结果表明,相比其他研究直接施加热载荷条件,采用瞬态热力耦合所得电源模块结果更准确,芯片温度为86.03 ℃,玻璃绝缘子的热应力为61.27 MPa。经过遗传算法优化的芯片温度为81.85 ℃,玻璃绝缘子的热应力为37.05 MPa,满足可靠性要求。证明遗传算法与仿真结合,可有效提高产品设计的可靠性。

芯片老化引发的可靠性问题日益严重,会降低芯片性能,最终可能导致芯片失效。针对已有的芯片老化测量结构硬件开销大、影响关键路径时序等问题,提出了一种低开销的旁路重构振荡环的片上老化测量方案。实验结果表明,相比现有方案,该方案硬件开销降低了63.2%,在性能上平均提高了15.7%,并且老化在线测量误差较小,仅为2%。

分别研究了脉冲电流法、微小电流法和光学成像法测量氮化镓基LED结温的基本原理,并对比了不同方法的结果可靠性。结果表明: 在大脉冲电流下,串联电阻效应不可忽略,脉冲电流法得到的平均结温偏低; 微小电流法能够减小加热电流和测试电流的切换时间和串联电阻效应,提高测量准确性; 光学成像法基于发光强度与结温的依赖关系,能够获得器件温度的空间分布,有助于制备高性能的LED。

提出了一种应用于超高速D/A转换器电流源失配的前台校准技术。设计了两个校准子DAC,其分别提供的校准电流用以补偿电流源失配的两大组成部分,每一个校准DAC具有与其对应的失配部分同样的温度特性。因此,总校准电流可以自动跟踪温度的变化。两个校准子DAC采用两个不同的偏置电流替代不同的温度,再经设计的校准算法获得校准数码。该校准方案可有效减少校准时间,提升前台校准的温度稳定性。基于标准65 nm CMOS工艺设计的16位12 GS/s电流舵D/A转换器验证了这项前台校准技术。测试结果表明,模拟输出为1 GHz时,该DAC的SFDR达到65 dBc; 通过校准后,在-55 ℃~125 ℃范围内,DNL的变化率小于8%,INL的变化率小于5%。相比其他同类校准技术,该校准技术能获得更好的温度稳定性。

在传统Doherty功率放大器的基础上,采用砷化镓(GaAs)异质结双极晶体管(HBT)工艺,设计了一款可应用于5G通信N79频段(4.4~5 GHz)的高回退效率MMIC Doherty功率放大器(DPA)。通过在Doherty电路中采用共射-共基结构,并在共射-共基结构中加入共基极接地电容,大幅提升了DPA的增益和输出功率。使用集总元件参与匹配,减小了芯片的面积。仿真结果表明,在目标频段内,增益大于28 dB,饱和输出功率约为38 dBm,饱和附加效率(PAE)为63%,7 dB回退处的效率达到43%。

设计并实现了一种基于65 nm CMOS工艺的低插入损耗大衰减范围的高频超宽带数字步进衰减器。采用桥T型和π型衰减网络的开关内嵌式衰减结构,该结构具有端口匹配好、衰减精度高的特点; 采用恒定负压偏置设计,减小了插入损耗,提高了高频超宽带性能; 采用高匹配度的衰减位级联设计,实现了大衰减范围下的高精度衰减。经测试,在10 MHz~30 GHz频带范围内最大衰减量为31.5 dB,衰减步进为0.5 dB,参考态插入损耗＜3.5 dB,衰减误差均方根值＜0.45 dB。芯片总面积为2.30×1.20 mm2。

基于0.13 μm SiGe BiCMOS工艺,设计了一种25 Gbit/s的光接收机前端放大电路单片集成的放大电路。该电路实现了光接收机前端放大电路的单片集成,并采用带反馈系统的跨阻放大器、电感峰化、自动增益控制电路等设计有效提高了增益、带宽和系统稳定性。经仿真与测试,该设计增益达到69.9 dB,带宽为19.1 GHz,并在工业级芯片工作温度(-40 ℃~+85 ℃)下带宽误差不超过0.1%。该芯片工作时需要的供电电流为45 mA,功耗为81 mW,信号抖动RMS值为5.8 ps,具有良好的性能和稳定性。本设计提供了一种能够适用于100 Gbit/s(25 Gbit/s×4线)光互连系统的设计方案,具有广泛的应用前景。

针对硅基毫米波功率放大器存在的饱和输出功率较低、增益不足和效率不高的问题,基于TSMC 40nm CMOS工艺,设计了一款工作在28 GHz的高效率和高增益连续F类功率放大器。提出的功率放大器由驱动级和功率级组成。针对功率级设计了一款基于变压器的谐波控制网络来实现功率合成和谐波控制,有效地提高了功率放大器的饱和输出功率和功率附加效率。采用PMOS管电容抵消功率级的栅源电容,进一步提高线性度和增益。电路后仿真结果表明,设计的功率放大器在饱和输出功率为20.5 dBm处的峰值功率附加效率54%,1 dB压缩点为19 dBm,功率增益为27 dB,在24 GHz~32 GHz频率处的功率附加效率大于40%。

机器学习用于集成电路硬件木马的检测可以有效提高检测率。无监督学习方法在特征选择上还存在不足,目前研究工作主要集中于有监督学习方法。文章引入环形振荡器木马的新特征,研究基于无监督机器学习的硬件木马检测方法。首先针对待测电路网表,提取每个节点的5维特征值,然后利用局部离群因子(LOF)算法计算各节点的LOF值,筛选出硬件木马节点。对Trust-HUB基准电路的仿真实验结果表明,该方法用于网表级电路硬件木马的检测,与现有基于无监督学习的检测方法相比,TPR(真阳性率)、P(精度)和F(度量)分别提升了16.19%、10.79%和15.56%。针对Trust-HUB基准电路的硬件木马检测的平均TPR、TNR和A,分别达到了58.61%、97.09%和95.60%。

为了解决晶体管寄生参数对逆F(F-1)类功率放大器效率的影响,采用了一种新型的输出谐波控制结构。首先,设计二次和三次谐波控制电路,同时将直流偏置电路加入二次谐波控制电路,降低了电路设计的复杂度。其次,为了解决寄生参数对F-1类功放本征漏极端阻抗的影响,采用一段串行微带线进行寄生补偿。最后,通过微带线和电容进行基波和负载之间的匹配。为验证方法的有效性,采用0.25 μm氮化镓高电子迁移率晶体管(GaN HEMT)工艺,设计了一款工作在5.7 GHz~6.3 GHz的F-1类微波集成电路功放。版图后仿真结果显示,F-1类功放的漏极效率DE为57.2%~62.3%,功率附加效率PAE为51.8%~57.4%,饱和输出功率为39.0 dBm~40.4 dBm,增益为9.0 dBm~10.4 dBm。版图面积为3.2×1.7 mm2。

提出了一种低抖动、高频率分辨率、快速锁定的小数级联型锁相环。采用倍乘型延迟锁定环和基于和差调制器(DSM)的相位选择器实现小数倍频,并通过级联一个高带宽的整数型锁相环抬升频率且实现对DSM量化噪声的进一步滤除。基于TSMC 65 nm CMOS工艺,面积为0.27 mm2,输出频率为1.064~1.936 GHz。通过电路仿真输入100 MHz参考频率,PLL的1.872 GHz输出频率在300 ns以内完成锁定,1.2 V电源电压下整体功耗为8.6 mW。此时频率分辨率约1 kHz,1 kHz~100 MHz的积分范围内均方根抖动为1.32 ps。

设计了一种片外大电容快速瞬态响应低压差线性稳压器。该LDO电路基于跨导线性结构设计,在输出级引入推挽结构,有效地减小过冲的幅值和恢复时间,提高了LDO的瞬态响应速度; 利用浮动缓冲器驱动功率管,有效地提高了LDO的电流效率; 采用动态零点补偿技术,保证了LDO在全负载范围内的环路稳定性。该LDO电路基于0.35 μm BCD工艺设计与仿真验证。结果表明,在1.2 V~3 V输入电压范围,LDO的输出电压为1 V,静态电流约为50 μA,可提供0~300 mA的负载。在上升下降沿为500 ns、幅度为300 mA、轻载持续时间为50 μs的负载瞬态跳变下,过冲和下冲均小于20 mV。电路满足高频负载跳变的应用需求。

为了满足MHz以上频率的GaN半桥栅驱动系统的应用需求,提出了一种高速高可靠性低功耗的低FOM电平位移电路。串联可控正反馈电平位移电路通过仅在转换过程中减弱正反馈力度,实现了低传输延迟和高共模噪声抗扰能力,同时采用最小短脉冲电路设计以降低功耗。该电平位移电路基于0.5 μm 80 V高压(HV) CMOS工艺进行设计与仿真验证,结果表明,电路具有960 ps的传输延时、50 V/ns的共模噪声抗扰能力和0.024 ns/(μm·V)的FOM值。

基于SMIC 180 nm/1.8 V CMOS工艺,设计了一种高速、低功耗且具有输入选频和多水平调频输出范围的L频段电荷泵锁相环。输入端附加了四选一数据选择器,实现多频点信号的选频追踪,输出端设计了一种由新型P、S架构计数器构建的可编程双模分频器,实现高精度分频和连续位数的可编程输出。实验结果表明,锁相环最终锁定输出频率为1.1 GHz,从启动至稳频输出的锁定时间仅为1.5 μs,整体电路功耗低至1.2 mW,同时可有效实现频率范围73 MHz至500 MHz的2~15位连续的可编程输出分频。完成锁相环电路的后端设计并提交流片,最终版图面积仅为0.027 mm2。所提出的L频段锁相环可有效用于卫星降频信号接收、光信号调制和数字音频广播(T-DAB)等无线信号通信和处理系统。

随着量子计算机的发展,传统加密算法受到严重的威胁。为了对抗量子攻击,同态加密技术引起了关注,其中环错误学习(RLWE)的加密方案具有加密效率高、硬件实现简单等优点,在硬件加密上具有巨大的潜力。本文提出并实现了一种RLWE加解密电路,采用了费马数变换、访存优化和分时复用等方法。实验结果表明,在同等安全参数集下,所提出的RLWE加解密电路的硬件资源效率分别可达到6.01和12.03。