针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8~11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。

针对利用灵活光网络（FlexO）技术实现超100 Gbit/s业务传输过程中存在的时钟数据恢复问题，文章基于锁相环频率合成器，设计实现了一种新型的超100 Gbit/s光转换单元(OTU)帧结构OTUCn到n个100 Gbit/s帧结构OTU4业务数据转变的时钟数据恢复方案，可以在OTU4业务频点的一定频偏内，迅速恢复客户时钟，并实现对OTU4业务数据的重定时。仿真和实测表明，该方案能够有效满足FlexO中的时钟恢复需求，实时恢复的客户侧时钟抖动均<1×10-6，并能确保多路重定时的OTU4业务数据持续稳定的向下一级传输。