基于65 nm CMOS工艺设计了一种低功耗低成本十倍频电路。在1.2 V电源电压下, 电路功耗小于0.53 mW。提出了一种低复杂度的5段斜率-电阻相位插值方法, 通过对四路正交斜率信号进行电阻相位插值, 在8 MHz到24 MHz的输入频率范围内, 实现了可重构的十倍频电路。该电路结构简单, 仅包含正交方波信号发生器、斜坡信号发生器和提出的5段斜率-电阻相位插值器, 可用于低功耗、低成本的倍频场合, 且具有可接受的频率偏差。在输入频率为16 MHz, 输入功率为-2.0 dBm时, 电路输出功率为-12.9 dBm, 倍频效率为4.40%。

针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8~11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。

提出了一种连续速率的时钟数据恢复 (CDR)电路, 可覆盖 500 Mbps到 4 Gbps数据率。该 CDR电路在 130 nm互补金属氧化物半导体 (CMOS)工艺下实现, 基于相位插值 (PI)原理, 采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环 (PLL)输出时钟频率范围, 同时避免 PI电路处于非线性区, 该 CDR电路采用多种速率模式切换的方式将采样时钟频率限定在 500 MHz~1 GHz之间。 PI电路为 7 bit精确度, 线性度良好, 4 Gbps数据率时, 恢复时钟的峰峰值抖动约为 25.6 ps。该 CDR误码率在 10-10以下, 可跟踪昀大 ±976.6 ppm的数据频偏, 功耗约为 13.28 mW/Gbps, 测试芯片大小为 5 mm2, 其中 CDR芯核部分为 0.359 mm2。