设计实现了一种基于0.6 μm BCD工艺的40 V高压输出自稳零运算放大器。该运算放大器采用了时间交织自稳零结构, 实现了对输入失调电压的连续校准, 同时使用40 V耐压PDMOS管和NDMOS管, 实现了ClassAB结构的高压输出。运算放大器的输入级和自稳零校准电路采用0.6 μm普通MOS管实现, 均工作在5 V电源电压下; 放大级和输出级中部分晶体管采用非对称结构的40 V DMOS管, 实现了高压输出。整体电路中只有DMOS管的漏源电压承受40 V的耐压, 其余MOS管的各端电压均在正常的工作范围内, 没有耐压超限风险。前仿真结果表明, 该运算放大器在5 V和40 V双电源电压下工作正常, 输入失调电压为0.78 μV, 输出电压范围为3.0~37.7 V, 等效直流增益为142.7 dB, 单位增益带宽为1.9 MHz, 共模抑制比为154.8 dB, 40 V电源抑制比为152.3 dB, 5 V电源抑制比为134.9 dB。

采用0.18 μm CMOS工艺设计了一种四通道16位250 MS/s A/D转换器(ADC)。该转换器采用时间交织与流水线结合的结构,内部包含基准、时钟和数字校准等单元。芯片测试结果表明,开启数字校准后,动态指标SNR、SFDR分别达到73 dBFS和90 dBFS,通道功耗为0.25 W,优值(FoM)为0.25 pJ/(conv·step)。

针对时间交织型模数转换器(TI ADC)子通道间的采样时间失配, 提出了一种基于时延滤波的校准算法。该校准算法是一种纯片外校准算法, 在片外进行FFT分析并重新拟合理想信号, 提取每个子通道信号的时延偏差, 再由此偏差计算每个子通道对应的FIR滤波器系数, 完成时延偏差的补偿。该校准算法解决了子通道间采样时间失配导致的TI ADC精度不足的问题。将该算法应用于12 GS/s 12 bit ADC交织板。结果表明, 无杂散动态范围(SFDR)平均提升了31.356 4 dBc, 有效位数(ENOB)平均提升了3.177 6 bit。

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法。该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号, 可以重构出失配误差, 并自适应地从TIADC输出中减去三个失配误差。所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数, 而无需任何其它信息, 包括参考通道。同时针对算法(大多数调制算法)存在特殊频率点无法校准的问题, 设计了一个频率判断模块, 并通过一组低通滤波器和带通滤波器对特殊频率点进行额外杂散消除, 克服了算法的局限性。仿真结果表明, 所提技术能够有效消除通道失配误差, 从而显著提高了TIADC系统性能。

设计了一种8位216 GS/s四通道、时间交织逐次逼近型模数转换器(TI-SAR ADC)。单通道SAR ADC采用数据环、异步时钟环的双环结构实现高速工作。采用带复位开关的动态比较器缩短量化时间, 提高比较精度。结合反向单调切换时序, 逐步增大共模电压, 提升量化速度。基于55 nm CMOS工艺设计, 后仿真结果表明, 在12 V电源电压下, 该TI-SAR ADC消耗 426 mA 电流, 在奈奎斯特输入频率下, FOM值为212 fJ/(conv.step), 信噪失真比(SNDR)为427 dB, 无杂散动态范围(SFDR)为53 dB。芯片整体版图面积为34 mm2。