中国电子科技集团公司第二十四研究所, 重庆 400060
为满足航天电子系统对高速高精度16位A/D转换器的需求, 设计了一种流水线型16位80 MSPS A/D转换器, 内核采用“3+4+3+3+3+3+3”七级流水线, 前端缓冲器用于减小第一级MDAC采样网络回踢信号对A/D转换器线性度的影响。采用环栅器件、N+/P+双环版图等设计加固技术。A/D转换器采用018 μm CMOS工艺, 工作电源电压为33 V和18 V, 在时钟输入频率为80 MHz和模拟输入频率为361 MHz时, ADC的功耗≤11 W、信噪比SNR≥738 dB、无杂散动态范围SFDR≥88 dBFS。电离总剂量150 krad(Si)辐照后, ADC的信噪比SNR变化量≤03 dB、无杂散动态范围SFDR变化量≤1 dB; Bi离子辐照下ADC的电流增加≤4 mA。
模数转换器 流水线 缓冲器 信噪比 无杂散动态范围 总剂量 单粒子锁定 analog to digital converter pipelined buffer signal-to-noise ratio spurious free dynamic range total ionizing dose single-event latch up
1 华北理工大学 电气工程学院,河北 唐山 063210
2 唐山市数字媒体工程技术研究中心,河北 唐山 063000
3 华北理工大学 人工智能学院,河北 唐山 063210
针对图像匹配中AKAZE（Accelerated-KAZE）算法匹配精度较低以及计算复杂等问题，提出了一种基于高斯滤波和AKAZE-LATCH（AKAZE-Learned Arrangements of Three Patch Codes）算法相融合的图像匹配算法。首先，对输入图像进行高斯滤波预处理，去除高斯噪声等连续性噪声，并且保留图像的边缘信息。然后通过LATCH算法为AKAZE算法构建高效的二进制描述子，再通过KNN（K Nearest Neighbors）算法得到对应的匹配对。最后结合USAC(Universal RANSAC)去除误匹配对方法进行再次筛选，得到最终的匹配结果。经实验对比，所设计的算法相较于AKAZE算法匹配精度更高，且具有良好的鲁棒性和可靠性，可用于多数复杂场景下的图像匹配。
图像匹配 高斯滤波 LATCH算法 KNN算法 image matching Gaussian filtering LATCH algorithm KNN algorithm USAC USAC
传统DDSCR器件过低的维持电压容易造成闩锁效应。提出了一种新型DDSCR,在传统器件阳极与阴极之间加入了浮空高掺杂的N+与P+有源区,通过P+有源区复合阱内的电子,N+有源区将电流通过器件深处电阻较低SCR路径泄放的方式来解决传统器件维持电压过低的问题,提高器件抗闩锁能力。基于TCAD的仿真结果表明,与传统DDSCR相比,新型器件的维持电压从2.9 V提高到10.5 V,通过拉长关键尺寸D7,可将器件维持电压进一步提高到13.7 V。该器件适用于I/O端口存在正负两种电压的芯片防护。
静电放电 维持电压 双向可控硅 闩锁效应 TCAD仿真 ESD holding voltage DDSCR latch-up effect TCAD simulation
1 模拟集成电路国家级重点实验室, 重庆 400060
2 中国电子科技集团公司 第二十四研究所, 重庆 400060
采用65 nm CMOS工艺,基于时间域4倍插值技术,设计了一款6位3.4 GS/s Flash ADC。该插值技术可以将N位Flash ADC的比较器数量从传统的2N-1减少到2N-2。与传统插值技术不同,该技术利用简单的SR锁存器有效地实现了4倍插值因子,而无需额外的时钟和校准硬件开销,在插值阶段只需要校准2N-2个比较器的失调电压。在不同的工艺角、电源电压和温度(PVT)下,SR锁存器中的失调电压不超过±0.5 LSB。该ADC的采样频率达到3.4 GS/s,其在Nyquist输入时的ENOB达到5.4位,在1 V电源下消耗12.6 mW的功耗,其Walden FoM值为89 fJ/(conv·step)。
时间比较器 4倍时间域内插技术 SR锁存器 flash ADC Flash ADC time comparator 4 fold time-domain interpolation SR-latch
1 高效能服务器和存储技术重点实验室, 济南 250101
2 山东云海国创云计算装备产业创新中心有限公司, 济南 250101
3 浪潮电子信息产业股份有限公司, 济南 250101
4 东南大学 射频与光电集成电路研究所, 南京 210096
采用0.18 μm CMOS工艺设计和实现了一种适用于100 Gbit/s以太网PCS链路的高速异步FIFO 芯片。采用双端口8T结构替代存储器,提高了工作速率。灵敏放大器利用锁存放大器和预充电技术来放大位线上微小信号,减少了传播延迟。为了减小读写时间,研究了存储单元晶体管尺寸对电平翻转时间的影响,既满足了快速访问的要求,又获得了高可靠性的信号传输。芯片(包括焊盘)面积为1.43 mm2。测量结果表明,该FIFO可工作于1.05 GHz,输出信号的眼图清晰,水平张开度达到0.91UI。当电源电压为1.8 V时,电路功耗为143.3 mW。该FIFO适用于16×6.25 Gbit/s以太网PCS链路系统。
双端存储器 物理编码子层 高速 电荷锁存灵敏放大器 预充电技术 dual-port storage PCS high speed charge-transfer latch-based sense amplifier pre-charge technology
传统低压触发可控硅(LVTSCR)维持电压过低, 应用于片上ESD防护时存在闩锁风险。文章提出了一种嵌入分流路径的LVTSCR。基于0.18 μm CMOS工艺, 使用Sentaurus-TCAD软件模拟人体模型, 对器件准静态特性进行了分析。结果表明, 新型器件在保持触发电压、ESD防护性良好的情况下, 有效提高了维持电压。对关键尺寸D6进行优化, 该器件的维持电压提高到5.5 V以上, 器件可安全应用于5 V电压电路, 避免了闩锁效应。
静电放电 可控硅 维持电压 闩锁 分流 ESD LVTSCR holding voltage latch-up shunt path
1 北京智芯微电子科技有限公司, 北京 100192
2 北京大学 集成电路学院, 北京 100871
3 北京大学 微电子器件与电路教育部重点实验室, 北京 100871
针对高压BCD工艺使用SCR器件ESD保护时面临的高触发电压与低维持电压之间的矛盾, 设计了一种多嵌入阱可控硅(MEWSCR)结构。相比于常规SCR结构, 首先, 通过移动阳极/阴极的N+/P+掺杂区引入辅助泄放器件, MEWSCR结构实现了二次触发, 增加了维持电压; 其次, 通过在阳极P+区和阴极N+区下方分别嵌入N浅阱和P浅阱, 增强非平衡载流子的SRH复合作用, 降低SCR的再生反馈效应, 提高了维持电流。基于0.18 μm BCD工艺, 采用TCAD软件进行模拟。结果表明, 新型MEWSCR器件的维持电压提升至23 V, 维持电流提升1 A以上, 满足ESD设计窗口要求。
静电放电 硅控整流器 维持电压 闩锁 ESD SCR holding voltage latch-up
横向双扩散MOSFET(LDMOS)由于其高击穿电压特性而被认为是适合在高压中应用的防止静电放电(ESD)现象的保护器件。在传统结构中, LDMOS的鲁棒性相对较差, 这是器件自身固有的不均匀导通特性和Kirk效应导致的。可将可控硅整流器(SCR)嵌入到LDMOS结构(即NPN_LDMOS)中。然而, SCR固有的正反馈效应会导致其维持电压较低, 增加了被闩锁的风险。提出了一种基于NPN_LDMOS的新型器件, 可以实现更高的维持电压以及较小的占用面积。基于TCAD进行仿真, 实验结果表明, 在不增加芯片面积的情况下, 器件的维持电压从7.3 V增加到22.5 V。这证明了提出的结构具有出色的抗闩锁能力。
静电放电 维持电压 横向双扩散金属氧化物半导体 闩锁效应 TCAD仿真 ESD holding voltage LDMOS latch-up effect TCAD simulation
红外与激光工程
2022, 51(3): 20210226
为了解决传统LVTSCR易发生闩锁效应的问题，提出了一种增强型嵌入P浅阱可控硅(EEP_LVTSCR)结构。通过在传统LVTSCR中NMOS管漏极与阳极之间植入PSD/NSD有源区，引入了额外的复合作用，降低了发射极注入效率；通过NMOS管下方P浅阱增强基区的复合作用，同时降低了PNP、NPN管的电流增益，提高了维持电压。基于0.18 μm BCD工艺，采用TCAD软件模拟了新型EEP_LVTSCR和传统LVTSCR的电流电压(I-V)特性。仿真结果表明，新型EEP_LVTSCR的维持电压从传统的1.73 V提升到5.72 V。该EEP_LVTSCR适用于3.3 V电源的ESD防护。
静电放电 闩锁效应 维持电压 ESD LVTSCR LVTSCR latch-up holding voltage
